申请/专利权人：英特尔公司

申请日：2018-05-29

公开（公告）日：2024-06-18

公开（公告）号：CN109215708B

主分类号：G11C11/413

分类号：G11C11/413;G11C7/24;G11C5/14

优先权：["20170629 US 15/637,726"]

专利状态码：有效-授权

法律状态：2024.06.18#授权;2020.07.24#实质审查的生效;2019.01.15#公开

摘要：提供了具有可编程电阻开关元件的集成电路。可编程电阻开关元件可以包括串联连接的两个非易失性电阻元件和编程晶体管。可编程电阻开关元件可以被配置在交叉开关阵列中并且可以被插置在用户数据路径内。还可以包括驱动器电路，用于通过施加正电压和可选的负电压来选择性地导通或截止开关。

主权项：1.一种集成电路，包括：第一逻辑区域；第二逻辑区域；数据路径，其被配置为将信号从所述第一逻辑区域传送到所述第二逻辑区域；插置在所述数据路径中的可编程电阻开关元件，所述可编程电阻开关元件包括串联耦合在所述第一逻辑区域和所述第二逻辑区域之间的第一非易失性电阻元件和第二非易失性电阻元件；以及使用具有第一栅极氧化物厚度的晶体管形成的输入-输出电路，其中，所述可编程电阻开关元件还包括耦合到所述第一非易失性电阻元件和所述第二非易失性电阻元件的编程晶体管，并且其中，所述编程晶体管具有小于所述第一栅极氧化物厚度的第二栅极氧化物厚度。

全文数据：具有可编程非易失性电阻开关元件的集成电路技术领域本发明总体上涉及具有可编程非易失性电阻开关元件的集成电路。背景技术诸如可编程集成电路的集成电路通常包含静态随机存取存储器SRAM单元形式的易失性存储器元件。在可编程集成电路中，SRAM单元可以用作配置随机存取存储器CRAM单元。可编程集成电路是一种集成电路，其可由用户编程以实现所期望的定制逻辑功能。CRAM单元用于存储由用户提供的配置数据。一旦加载，CRAM单元向晶体管提供控制信号以配置晶体管从而实现期望的逻辑功能。通常使用一对交叉耦合的反相器来形成易失性存储器元件例如SRAM和CRAM单元。在每个存储器单元中，这对交叉耦合的反相器可以连接到地址晶体管，该地址晶体管在从存储器单元读取数据或将数据写入存储器单元时导通。当没有数据从存储器单元读出或写入存储单元时，地址晶体管截止以隔离存储器单元。相继的每一代集成电路技术都有一种趋势，即将晶体管缩放为更小的尺寸、更低的阈值电压和更低的电源电压。较低的电源电压和较小的器件可以导致易失性存储器元件的读写裕度降低。这可以对可靠的器件操作构成挑战。此外，较小的器件往往受到工艺、电压和温度变化PVT变化的更多影响。在较低的电源电压下操作存储器元件会进一步加剧存储器元件所经历的变化量，导致存储器产量降低。在这种情况下产生本文描述的实施例。附图说明图1是根据实施例的说明性可编程集成电路的图。图2是控制路由传输门routingpassgate的配置随机存取存储器CRAM单元的图。图3是根据实施例的说明性可编程电阻开关元件的图。图4是根据实施例的使用图3所示类型的可编程电阻开关元件实现的两级多路复用电路的图。图5是根据实施例的使用图3所示类型的可编程电阻开关元件实现的单级交叉开关矩阵的图。图6是根据实施例的在集成电路的电介质叠层中形成的说明性可编程电阻开关元件的横截面侧视图。图7是示出根据实施例的如何将交叉开关连接crossbarconnection组织到局部区域中的顶部布局图。图8是示出根据实施例的由外围驱动器电路控制的可编程电阻开关元件的阵列的图。图9是示出根据实施例的用于设置配置信号的移位寄存器电路的图。图10是示出根据实施例的用于覆盖用户逻辑信号的移位寄存器电路的图。图11是根据实施例的作为现有逻辑电路的一部分并且可以用于覆盖用户逻辑信号的说明性扫描链的图。具体实施方式当前实施例涉及包括可编程开关元件的集成电路。可编程开关元件可以使用非易失性电阻元件形成并且可以被配置为在集成电路上形成任何期望的连接。在图1中示出了包括可编程开关元件的说明性集成电路10。器件10可具有输入-输出IO电路12，用于经由输入-输出引脚14驱动信号离开器件10并接收来自其他器件的信号。诸如全局和局部垂直和水平导线和总线之类的互连资源16可用于在器件10上路由信号。互连资源16包括固定互连导线和可编程互连即，各固定互连之间的可编程连接。可编程逻辑18可以包括组合和时序逻辑电路。可编程逻辑18可以被配置为执行定制逻辑功能。与互连资源相关联的可编程互连可以被认为是可编程逻辑18的一部分。器件10包含可编程元件20。通常，使用配置随机存取存储器CRAM单元来实现这些可编程元件，可以使用引脚14和输入-输出电路12对所述配置随机存取存储器单元加载配置数据。一旦加载，配置存储器单元可以提供相应的静态控制输出信号，其控制可编程逻辑18中的相关联的逻辑部件的状态。通常，这些CRAM存储器单元可以用于SRAM型存储器阵列中例如，以存储用于在器件10的操作期间处理电路的数据。CRAM单元由配置为形成双稳态电路的多个晶体管形成参见图2。如图2所示，CRAM单元300包括连接到存取晶体管304的交叉耦合反相器302。存取晶体管304由字线信号WL控制，用于将数据加载到单元300中或用于从单元300读出数据。单元300可以可选地使用读取缓冲器电路310来读取。读取缓冲器电路310可以包括接收附加字线信号WL'的第一晶体管和耦合到双稳态电路的第二晶体管。这仅仅是说明性的。通常，单元300可以具有6-晶体管配置、8-晶体管配置、10-晶体管配置或其他合适的存储器单元架构。加载的CRAM存储器单元300提供静态控制信号，该静态控制信号被施加到诸如传输晶体管306的对应传输门的栅极端子。如果晶体管306在其栅极端子处接收到静态逻辑“1”，则用户信号将从端子A传送到端子B。然而，如果晶体管306在其栅极端子处接收到静态逻辑“0”，则没有信号能够经由晶体管306从端子A流向端子B。通过将期望的配置数据加载到单元300中，传输晶体管306可被选择性地导通或截止以配置可编程逻辑18中的逻辑。图2的CRAM单元300是易失性存储器元件。易失性存储器元件仅在集成电路被供电时才保持数据。如果发生断电，则易失性存储器元件中的数据将丢失。易失性存储器元件遭受到被称为软错误翻转softerrorupset“SEU”的现象。软错误翻转事件是由集成电路及其封装中嵌入的宇宙射线和放射性杂质引起的。宇宙射线和放射性杂质生成高能原子粒子，如中子和α粒子。存储器元件包含由图案化硅衬底形成的晶体管和其他部件。当原子粒子撞击存储器元件中的硅时，生成电子-空穴对。电子-空穴对产生传导路径，其可导致存储器元件中的充电节点放电并且存储器元件的状态翻转。如果例如逻辑“1”被存储在存储器元件中，则SEU事件可能导致逻辑“1”变为逻辑“0”。集成电路中的翻转事件会破坏存储在存储器元件中的数据，并可能对系统性能和系统功能产生严重影响。在某些系统应用中，例如电信设备的远程安装，修复故障设备是非常麻烦的。除非集成电路表现出对软错误翻转事件的良好抗扰性，否则它们将不适用于这些类型的应用。根据实施例，集成电路器件10配备有使用非易失性电阻元件例如，无论是否为器件10供电，元件都保持其状态实现的可编程元件20。图3是根据实施例的说明性可编程电阻开关元件例如开关元件400的图。如图3所示，可编程电阻开关元件400可以包括串联耦合在第一端子X和第二端子Y之间的第一非易失性电阻元件402-1和第二非易失性电阻元件402-2。特别地，电阻元件402-1可以具有连接到端子X的第一阳极端子和连接到中间节点406的第二阴极端子。电阻元件402-2可以具有连接到端子Y的第一阳极端子和连接到节点406的第二阴极端子。电阻元件402-1的阴极连接到并面对电阻元件402-2的阴极的这种布置有时被称为“背对背”配置。诸如晶体管404的存取晶体管可以耦合在数据线例如，其上提供编程源极电压PS的数据线和节点406之间。可以使用编程栅极信号PG来启动晶体管404以帮助将开关400编程为期望的状态。因此晶体管404有时被称为编程晶体管。以这种方式配置的开关400可以代替图2中所示的整个CRAM和传输门组合。与图2的电路其包括CRAM单元300中的至少六个晶体管和一个附加的传输门晶体管306相比，图3的开关400仅包括三个部件例如，编程晶体管404及电阻元件402-1和402-2，并且因此需要较少的电路面积。作为示例，可编程开关400可以是用于将有源用户信号从集成电路上的第一逻辑区域路由到第二逻辑区域例如，从连接到端子X的第一逻辑区域到连接到端子Y的第二逻辑区域的路由多路复用器routingmultiplexer的一部分，查找表中的可编程开关的一部分或集成电路上的其他可配置逻辑电路18的一部分。即，端子X和Y以及电阻元件402-1和402-2被插置在在用户数据路径中。由于端子X和Y位于用户数据路径上，因此它们不能连接到固定电源线。每个电阻元件402例如，电阻元件402-1和402-2可以是依赖氧化还原反应在两个端子之间形成即“编程”或熔化即“擦除”导电细丝的两端子电化学金属化存储器件。在两个端子之间存在导电细丝产生低电阻状态LRS，而在两个端子之间不存在导电细丝则产生高电阻状态HRS。在LRS中，电阻元件有时被称为短路或闭合即启动、置位或编程。在HRS中，电阻元件有时被称为断开或停用即，切断使用、复位或擦除。以这种方式配置的电阻元件402有时被称为可编程金属化单元PMC或导电桥接RAMCBRAM。如果需要，也可以使用磁性RAM元件，其他类型的电阻RAM元件RRAM。以这种方式使用PMC元件配置的可编程开关可以表现出非易失性特性，软错误翻转抗扰性和零待机电流。而且，通过串联连接两个电阻元件，在正常使用期间，每个电阻元件两端的电压电平减半，这减少了意外置位或复位每个电阻元件的可能性。开关400可以配置为处于第一导通模式以在端子X和Y之间传导信号，或者处于第二非导通模式以阻止信号在端子X和Y之间流动。为了将开关400配置在第一模式下，需要置位元件402-1和402-2二者即，两个电阻元件应该闭合并导通。考虑其中用户信号在标称正电压电平Vcc和接地电压电平Vss之间切换的情况。电压电平Vcc可以等于1.2V、1.1V、1.0V、0.9V、小于0.9V、大于1.2V或任何其他合适的电压。接地电压Vss可以等于0V、+0.1V、-0.1V或其他合适的接地参考电平。为了置位上电阻元件402-1，在编程晶体管404导通以将节点406偏置到地并且端子Y处于高阻抗状态即，没有将端子Y有效地驱动到任何特定电压电平时，可以将端子X驱动为高达2*Vcc。跨阳极到阴极端子施加升高的正电压会将元件402-1编程在LRS中。为了将下电阻元件402-2置位在LRS中，在编程晶体管404导通以将节点406偏置到地并且端子X处于高阻抗状态时，可以将端子Y驱动为高达2*Vcc。在其他合适的实施例中，编程电压可以是至少1.5*Vcc、至少1.8*Vcc或者大于2*Vcc。为了将开关400配置在第二非导通模式下，需要复位元件402-1和402-2二者即，两个电阻元件应该断开并且不导通。为了复位上电阻元件402-1，在编程晶体管404导通以将节点406偏置到2*Vcc并且端子Y处于高阻抗状态时，可以将端子X驱动为低至Vss。跨阳极到阴极端子施加升高的负电压会将元件402-1编程在HRS中。为了将下电阻元件402-2复位在HRS中，在编程晶体管404导通以将节点406偏置到2*Vcc并且端子X处于高阻抗状态时，可以将端子Y驱动为Vss。如上所述，编程操作可能需要电阻元件402两端的2*Vcc的总电压。例如，擦除操作可能需要阳极和阴极端子两端的至少2*-Vcc。另一方面，置位操作可能需要阳极和阴极端子两端的至少2*+Vcc。由于在编程期间，编程晶体管404将在其栅极处接收2*Vcc并且从数据线接收Vss例如零伏，所以只有编程晶体管404可能受到2*+Vcc的总电压应力。虽然在一定程度上可以容忍在2*Vcc的升高的电压电平下的操作，但限制施加到用户逻辑驱动器的电压可以避免需要厚氧化物晶体管。在另一种合适的布置中，可以在正轨+Vcc和负轨-Vcc例如，两个轨都具有相同的幅度之间划分编程电压。例如，为了将开关400配置在第一导通模式下，两个电阻元件402-1和402-2需要被置于LRS中。可以通过在晶体管404将-Vcc施加到节点406并且端子Y浮置时将端子X驱动到+Vcc来置位上电阻元件402-1。电压+Vcc和-Vcc具有等于标称核心电压Vcc的相同幅度。类似地，可以通过在晶体管404将-Vcc施加到节点406并且端子X浮置时将端子Y驱动到+Vcc来置位下电阻元件402-2。可替换地，为了将开关400配置在第二非导通模式下，两个电阻元件402-1和402-2需要被置于HRS中。可以通过在晶体管404将+Vcc施加到节点406并且端子Y浮置时将端子X驱动到-Vcc来复位上电阻元件402-1。类似地，可以通过在晶体管404将+Vcc施加到节点406并且端子X浮置时将端子Y驱动到-Vcc来复位下电阻元件402-2。通过在电阻元件402的任一侧上的正轨+Vcc和负轨-Vcc之间划分编程电压，可以使用核心晶体管器件例如，具有当前制造设计规则允许的最薄栅极氧化物厚度的晶体管来实现与开关400相关联的所有电路。通常，使用与核心晶体管器件相比具有相对厚的栅极氧化物的输入-输出晶体管器件来形成输入-输出电路例如，图1的IO电路12，使得IO晶体管能够承受较高的电压应力即，较厚的栅极氧化物展现较大的结和栅极氧化物击穿电压电平。器件10上主要使用核心晶体管可以有助于减小管芯面积，同时改善或至少保持可靠性。可编程集成电路器件上的可编程路由结构的传统实施方式依赖于高扇入多路复用器。这些路由多路复用器的扇入范围通常在6到40个输入内。在实现这些路由多路复用器的大多数情况下，连接总量或密度非常有限，并且远不能实现完全的交叉开关连接能力。通常，使用两级多路复用配置，由于它就CRAM单元计数和传输门计数而言提供了面积效率最高的实施方式，因为CRAM单元内容可以在两个多路复用级中的至少一级中的多个传输门之间共享。图4是两级多路复用电路600的图。如图4所示，多路复用器600是具有六个输入In1-In6和一个输出Out的6:1多路复用器。开关可以形成在特定交叉点处如图4中的虚线区域所示，并且取决于这些开关的状态，多路复用器600可以被配置为将来自其六个输入中选定的一个的信号路由到其输出。在图4的示例中，这些开关中的每一个可以使用可编程电阻开关元件400例如参见图3代替图2的CRAM加传输门组合来实现。如果使用开关元件400，则不必再实现两级多路复用，因为它不再具有更高的面积效率即，因为两级多路复用器使用比单级直接连接布置更多的开关并且因为开关元件400不需要由CRAM单元来控制。根据实施例，可以实现使用单个可编程电阻开关400的输入和输出布线之间的直接连接。图5是使用可编程电阻开关元件400实现的单级交叉开关矩阵500的图。如图5所示，多个垂直布线502可以与水平布线504交叠。例如，开关400'可以被配置为选择性地将来自垂直线路502'的信号路由到水平线路504'，反之亦然例如，开关400'可以直接将线502'连接到线504'。开关400形成在线502和504之间的每隔一个交叉点处的图5的布置仅仅是说明性的。如果需要，开关400可以以规则或不规则图案形成在每一单个交叉点或交叉点的任何子集处。由于每个可编程电阻开关元件400不需要用于控制其状态的单独的CRAM单元，因此以这种方式实现的单级交叉开关500使用更少的总开关元件和更小的总电路面积。传统的多路复用配置被实现为不同布线类型的分布式全局网络。特别地，将多个金属布线层用于不同的布线互连信号并且被允许在整个集成电路上彼此交叉。由于任何多路复用器连接都需要连接到形成在晶片衬底中的晶体管，所以将特定类型的连接限制到集成电路上的特定区域没有益处。与依赖晶片衬底中形成的晶体管的常规多路复用方案相比，可编程电阻开关元件400可被选择为仅存在于少数金属布线层上。图6是形成在集成电路10的电介质叠层702中的说明性可编程电阻开关元件400的横截面侧视图。如图9所示，可以在半导体衬底700例如，p型硅衬底上形成电介质叠层702。电介质叠层902可以包括交替的导电布线层和过孔层，并且有时被称为互连叠层。电介质叠层702可以包括栅极G布线层例如，其中形成晶体管栅极导体的栅极层。第一金属布线层M1可以形成在栅极层上方。第二金属布线层M2可以形成在M1层上方。第三金属布线层M3可以形成在M2层上方，等等。第一过孔层710可以插置在栅极层和M1层之间。可以在层710中形成导电过孔或“触点”，用于将栅极层中的栅极导体连接到M1层中的布线路径。第二过孔层712可以插置在M1和M2层之间。可以在层712中形成导电过孔，用于将M1层中的布线路径连接到M2层中的布线路径。类似地，第三过孔层714可以插置在M2和M3层之间。可以在层714中形成导电过孔，用于将M2层中的布线路径连接到M3层中的布线路径。通常，集成电路10可以包括任何数量的金属布线层例如，至少五个金属布线层、至少八个金属布线层、至少十个金属布线层等。在图6的示例中，可编程电阻开关元件400可以仅形成在M2和M3金属层内。M3金属层中的导电结构720可以用作电阻元件402-1的阳极端子，而M2金属层中的导电结构722可以用作电阻元件402-2的阳极端子。导电结构724可以形成在M2和M3金属层之间，并且可以用作两个电阻元件402的共享阴极端子。在电阻元件402-1处于LRS中时，导电细丝726可以短接结构720和724。类似地，在电阻元件402-2处于LRS中时，导电细丝728可以短接结构722和724。共享阴极端子724可以经由虚线路径732耦合到晶体管730例如，形成在衬底700中的编程晶体管。如果开关元件400只能形成在M2和M3金属层上，则可能应该修改可编程路由结构以利用更局部化的交叉开关配置例如，可能存在将特定连接类型局限于特定金属层的优点。例如，在两根导线之间建立连接可能需要从目前所在的标称金属层向下到目标M2M3金属层形成过孔。图7是示出如何可以将交叉开关连接组织到局部区域中的顶部布局图。如图7所示，垂直和水平导线可以在给定逻辑片tile850上布线。逻辑“片”850可以表示器件10上的可重复逻辑构建块。垂直导线可以包括第一组垂直导线V2和第二组垂直导线V8，而水平导线可以包括第一组水平导线H2和第二组水平导线H8。V2导线可以在垂直方向上穿过至少两个片，而V8导线可以在垂直方向上穿过至少八个片。H2导线可以在水平方向上穿过至少两个片，而H8导线可以在水平方向上穿过至少八个片。一般而言，可以在片850上形成任何合适长度的垂直和水平导线。导线H2和V2可以形成在较高金属层中例如，在M4或M5金属层中。导线H8和V8可以形成在更高的金属层中例如，在M6或M7金属层中。在图7的示例中，相同两种类型的导线之间的连接可以聚集在局部区域中。H2-至-V2导线连接可以局限于交叉开关子区域802。在子区域802中，H2和V2导线将必须从其各自的金属层中的每个金属层向下通到M2M3金属层以与开关400接触。H2-至-H2导线连接可以局限于交叉开关子区域804。在子区域804中，H2和H2导线将必须从其各自的金属层中的每个金属层向下通到M2M3金属层以与开关400接触。H8-至-H2导线连接可以局限于交叉开关子区域806。在子区域806中，H8和H2导线必须从其各自的金属层中的每个金属层向下通到M2M3金属层。V8-至-V8导线连接可以局限于交叉开关子区域808。在子区域808中，V8和V8导线将必须从其各自的金属层中的每个金属层向下通到M2M3金属层。V2-至-V2导线连接可以局限于交叉开关子区域810。在子区域810中，V2和V2导线将必须从其各自的金属层中的每个金属层向下通到M2M3金属层。H2-至-V8导线连接可以局限于交叉开关子区域812。在子区域812中，H2和V8导线将必须从其各自的金属层中的每个金属层向下通到M2M3金属层。H8-至-H8导线连接可以局限于交叉开关子区域814。在子区域814中，H8和H8导线将必须从其各自的金属层中的每个金属层向下通到M2M3金属层。H8-至-V8导线连接可以局限于交叉开关子区域816。在子区域816中，H8和V8导线将必须从其各自的金属层中的每个金属层向下通到M2M3金属层。如图7所示，衬底上的这些局部区域可以全都不交叠。每当开关400仅限于电介质叠层中的特定层时，以这种方式配置的路由结构可以最好地利用可编程电阻开关技术。结合图6-7描述的开关元件400只能形成在M2和M3金属层中的示例性路由布置仅仅是说明性的。通常，可编程电阻开关元件400可以仅形成在一个金属层中、在三个或更多个金属层中、在四个或更多个金属层中例如，第一组开关400可以形成在层M2和M3中，而第二组开关形成在层M4和M5中，等等。如上面结合图3所描述的，可编程电阻开关元件400不需要单独的可独立寻址的CRAM阵列来保存配置数据。但是，开关元件400仍然需要使用全局和或本地控制信号进行编程。为了减少总面积和信号成本开销，可以将用于可编程用户逻辑的现有布线和缓冲器重新用于配置这些开关。图8是示出诸如耦合到外围驱动器电路的可编程电阻开关元件400的阵列900的阵列的图，所述外围驱动器电路可以用于独立编程阵列900中的每个开关元件400。阵列900可以实现交叉开关例如参见图5。如图8所示，可以至少有三类驱动器电路。第一类包括用户逻辑驱动器电路902和904。每个驱动器902可以被配置为驱动耦合到每个开关400中的上电阻元件的阳极端子的相应列线903，其中所述每个开关400耦合到该列线。每个驱动器904可以被配置为驱动耦合到每个开关400中的下电阻元件的阳极端子的相应行线905，其中所述每个开关400耦合到该行线。由驱动器电路902和904驱动的线路903和905是实际连接到其他用户电路的用户线路，因此利用现有的可编程逻辑元件来帮助降低编程这些开关400的成本是有利的。术语“行”和“列”仅仅指定向阵列900中的部件的一种方式，并且可以互换使用。线路903和905在图8中示出为彼此正交。在其他合适的实施例中，线路903和905不需要是垂直的，而是可以平行或可以以锐角或钝角相互交叉。第二类驱动器包括编程源极驱动器电路906。驱动器906生成编程源极PS信号，然后将其馈送到数据线907。每个数据线907耦合到每个开关400中的编程晶体管的源极端子，其中所述每个开关400耦合到该数据线。第三类驱动器包括编程栅极驱动器电路908。驱动器908生成编程栅极PG信号，然后将编程栅极PG信号馈送到栅极线909。每个栅极线909耦合到每个开关400中的编程晶体管的栅极端子，其中所述每个开关400耦合到该栅极线。线路907和909显示为彼此正交的图8的示例仅仅是说明性的。在其他合适的实施例中，线路907和909不需要是垂直的，并且可以代之以是平行的或可以以锐角或钝角相互交叉。在一个合适的布置中，驱动器902、904、906和908可以被配置为输出Vss和2*Vcc之间的信号以执行置位复位操作，以将开关400置于导通模式中即，以便导通开关400或非导通模式即，以便截止开关400，如上面结合图3所述。在另一种合适的布置中，可以利用负电压电平来降低薄氧化物数据路径晶体管两端的整体电压差。例如，驱动器902、904、906和908可以被配置为输出+Vcc和-Vcc之间的信号以执行设置重置操作，以将开关400置于导通或非导通模式。使用负电压可允许将薄氧化物器件用于用户数据路径逻辑，从而改善整个电路的面积、速度和功率。如果需要，驱动器电路902和904可以是三态缓冲器。当驱动器902和904处于三态模式时，它们将不会主动驱动它们的输出例如，允许它们的输出在高阻抗状态下电浮置。当驱动器902和904处于正常活动模式时，它们将主动地将其输出驱动为高例如，至2*Vcc、Vcc或其他正电源电压电平或低例如，至Vss、-Vcc或其他接地负电源电压电平。通过在编程期间具有三态化用户逻辑驱动器的能力，可以更好地控制施加到当前未被编程的开关的电压例如，以帮助避免无意地编程非预期的开关。图9是示出可以用于设置配置信号的移位寄存器电路的图。如图9所示，移位寄存器1002可以用于加载一系列编程源极信号。可以使用影子寄存器1010来锁存编程源极信号。每个影子寄存器1010可以将锁存的编程源极信号提供给对应的编程源极驱动器906。例如，存储高位的影子寄存器1010可以使对应的驱动器906输出2*Vcc或Vcc如果使用分离电压方案。存储低位的影子寄存器1010可以使对应的驱动器906输出Vss或-Vcc如果使用分离电压方案。类似地，移位寄存器1004可以用于加载一系列编程栅极信号。可以使用影子寄存器1012来锁存编程栅极信号。每个影子寄存器1012可以将锁存的编程栅极信号提供给对应的编程栅极驱动器908。例如，存储高位的影子寄存器1012可以使对应的驱动器908输出2*Vcc或Vcc如果使用分离电压方案。存储低位的影子寄存器1012可以使相应的驱动器908输出Vss或-Vcc如果使用分离电压方案。图10是示出可以用于覆盖用户逻辑信号的移位寄存器电路的图。如图10所示，移位寄存器电路1102可以包括移位寄存器和耦合到每一单个移位寄存器的输出的相关联的多路复用器1110的链。多路复用器1110可以具有耦合到对应用户数据路径1120的第一0输入，从链中相应移位寄存器接收信号的第二1输入和耦合到相应驱动器902例如，三态缓冲器的输出。多路复用器1110可以被配置为在正常用户模式期间将信号从其第一输入路由到其输出，并且还可以被配置为在编程模式期间将信号从其第二输入路由到其输出以载入存储在移位寄存器电路1102中的编程数据。类似地，移位寄存器电路1104可以包括移位寄存器和耦合到每一单个移位寄存器的输出的相关联的多路复用器1112的链。多路复用器1112可以具有耦合到对应用户数据路径1122的第一0输入，从链中相应移位寄存器接收信号的第二1输入和耦合到相应驱动器904例如，三态缓冲器的输出。多路复用器1112可以被配置为在正常用户模式期间将信号从其第一输入路由到其输出，并且还可以被配置为在编程模式期间将信号从其第二输入路由到其输出以载入存储在移位寄存器电路1104中的编程数据。代替在开关阵列的边界处添加额外的移位寄存器硬件，另一种选择是利用已经能够将输入信号驱动到这些用户数据路径上的现有逻辑电路。可编程集成电路通常包括用于测试目的的寄存器扫描和移位逻辑。通过重用这一能力来覆盖用户值，可以在不必增加额外的移位寄存器的情况下适时地实现相同的信号控制。图11是根据实施例的作为现有逻辑电路的一部分并且可以用于覆盖用户逻辑信号的说明性扫描链的图。如图11所示，诸如查找表LUT1202的可编程逻辑电路可以经由多路复用器1204、1206和1208耦合到驱动器904。第一LUT1202可以输出用于第一行中的驱动器904的用户信号。第二LUT1202可以输出用于第二行中的驱动器904的用户信号。第三LUT1202可以输出用于第三行中的驱动器904的用户信号。第一多路复用器1206可以具有从第一LUT1202接收信号的第一0输入和从第一扫描链寄存器1200接收信号的第二1输入以及输出。第二多路复用器1206可以具有从第二LUT1202接收信号的第一0输入、从第二扫描链寄存器1200接收信号的第二1输入以及输出。第三多路复用器1206可以具有从第三LUT1202接收信号的第一0输入、从第三扫描链寄存器1200接收信号的第二1输入以及输出。第一多路复用器1204可以具有从第一LUT202接收信号的第一输入，从第二扫描链寄存器1200接收信号的第二输入，以及耦合到第一扫描链寄存器1200的输出。第二多路复用器1204可以具有从第二LUT202接收信号的第一输入，从第三扫描链寄存器1200接收信号的第二输入，以及耦合到第二扫描链寄存器1200的输出。第三多路复用器1204可以具有从第三LUT202接收信号的第一输入，从第四扫描链寄存器1200未示出接收信号的第二输入，以及耦合到第三扫描链寄存器1200的输出。第一多路复用器1208可以具有耦合到其他逻辑电路的第一0输入，耦合到第一多路复用器1206的输出的第二1输入以及耦合到第一行中的驱动器904的输出。第二多路复用器1208可以具有耦合到其他逻辑电路的第一0输入，耦合到第二多路复用器1206的输出的第二1输入以及耦合到第二行中的驱动器904的输出。第三多路复用器1208可以具有耦合到其他逻辑电路的第一0输入，耦合到第三多路复用器1206的输出的第二1输入以及耦合到第三行中的驱动器904的输出。多路复用器1208和驱动器904之间的连接不必是直接连接，而可以是在器件配置期间用户选择性地启用的可编程路由连接。多路复用器1206和1208可以具有接收编程使能信号Program_Enable的控制输入。当信号Program_Enable被置为有效时即，当编程使能信号被驱动为高时，可以允许来自扫描链寄存器1200的信号传递给驱动器904以帮助置位复位可编程电阻开关元件。当信号Program_Enable被置为无效即，当编程使能信号被驱动为低时，来自LUT1202的用户信号将传递给驱动器904。尽管图11仅示出与向驱动器904提供编程信号相关联的电路，但是对于驱动器902、906和或908而言也可以实现类似的电路。到此为止已经针对集成电路描述了实施例。本文描述的方法和装置可以被合并到任何合适的电路中。例如，它们可以被合并到许多类型的器件中，例如可编程逻辑器件、专用标准产品ASSP和专用集成电路ASIC。可编程逻辑器件的示例包括可编程阵列逻辑PAL、可编程逻辑阵列PLA、现场可编程逻辑阵列FPLA、电可编程逻辑器件EPLD、电可擦除可编程逻辑器件EEPLD、逻辑单元阵列LCA、复杂可编程逻辑器件CPLD和现场可编程门阵列FPGA，仅列举几个示例。本文的一个或多个实施例中描述的可编程逻辑器件可以是数据处理系统的一部分，该数据处理系统包括以下部件中的一个或多个：处理器；存储器；IO电路；和外围设备。数据处理可用于各种应用，例如计算机联网、数据联网、仪器仪表、视频处理、数字信号处理，或其中期望有使用可编程或可重编程逻辑的优点的任何适合的其他应用。可编程逻辑器件可用于执行各种不同的逻辑功能。例如，可编程逻辑器件可以被配置为与系统处理器协同工作的处理器或控制器。可编程逻辑器件也可以用作仲裁器以仲裁对数据处理系统中的共享资源的访问。在又一示例中，可编程逻辑器件可以被配置为处理器与系统中的其他部件之一之间的接口。示例：以下示例涉及进一步的实施例。示例1是一种集成电路，包括：第一逻辑区域；第二逻辑区域；数据路径，被配置为将信号从第一逻辑区域传送到第二逻辑区域；以及插置在所述数据路径中的可编程电阻开关元件，所述可编程电阻开关元件包括串联耦合在所述第一逻辑区域和所述第二逻辑区域之间的第一非易失性电阻元件和第二非易失性电阻元件。示例2是示例1的集成电路，其中，第一非易失性电阻元件具有阴极端子，并且其中，第二非易失性电阻元件具有阴极端子，所述阴极端子耦合到所述第一非易失性电阻元件的阴极端子。示例3是示例2的集成电路，其中，可编程电阻开关元件还包括耦合到第一和第二非易失性电阻元件的阴极端子的编程晶体管。示例4是示例3的集成电路，还包括：第一驱动器电路，被配置为驱动第一非易失性电阻元件的阳极端子；以及第二驱动器电路，被配置为驱动第二非易失性电阻元件的阳极端子。示例5是示例4的集成电路，其中，第一和第二驱动器电路是三态缓冲器电路。示例6是示例4的集成电路，还包括：第三驱动器电路，被配置为将编程源极信号输出到编程晶体管的源极端子。示例7是示例6的集成电路，还包括：第四驱动器电路，被配置为将编程栅极信号输出到编程晶体管的栅极端子。示例8是示例7的集成电路，其中，四个驱动器电路中的至少一个被配置为向可编程电阻开关元件施加正电压，而四个驱动器电路中的至少另一个被配置为向可编程电阻开关元件施加大小与正电压相同的负电压。示例9是示例3-8中任一个的集成电路，还包括：使用具有第一栅极氧化物厚度的晶体管形成的输入-输出电路，其中，所述编程晶体管具有小于第一栅极氧化物厚度的第二栅极氧化物厚度。示例10是示例3-8中任一个的集成电路，其中，编程晶体管形成在半导体衬底中，并且其中，可编程电阻开关元件仅形成在半导体衬底上的电介质叠层的选定层中。示例11是一种集成电路，包括：可编程电阻开关元件的阵列；第一逻辑驱动器电路，耦合到所述阵列中的一列可编程电阻开关元件；以及第二逻辑驱动器电路，耦合到所述阵列中的一行可编程电阻开关元件，其中，第一和第二逻辑驱动器电路驱动配置为传送有效用户信号的导线。示例12是示例11的集成电路，其中，第一和第二逻辑驱动器电路是三态缓冲器电路。示例13是示例11的集成电路，还包括：第一移位寄存器，存储第一配置信号；第一多个多路复用器，被配置为将来自所述第一移位寄存器的所述第一配置信号和所述有效用户信号中选定的一个路由到所述第一逻辑驱动器电路；第二移位寄存器，存储第二配置信号；以及第二多个多路复用器，被配置为将来自所述第二移位寄存器的所述第二配置信号和有效用户信号中选定的一个路由到所述第二逻辑驱动器电路。示例14是示例11-13中的任一个的集成电路，还包括：编程源极驱动器电路，耦合到所述阵列中的所述一列可编程电阻开关元件；编程栅极驱动器电路，耦合到所述阵列中的所述一行可编程电阻开关元件；第一移位寄存器，向编程源极驱动器电路提供信号；以及第二移位寄存器，向编程栅极驱动器电路提供信号。示例15是示例11的集成电路，还包括：查找表电路；扫描链寄存器；以及多路复用器，被配置为将查找表电路和扫描链寄存器中选定的一个耦合到第二逻辑驱动器电路。示例16是一种集成电路，包括：半导体衬底；电介质叠层，形成在半导体衬底上；以及可编程电阻开关元件，具有仅形成在所述电介质叠层中的选定金属布线层中的非易失性电阻元件。示例17是示例16的集成电路，还包括：形成在电介质叠层中的第一类型的导线；以及形成在电介质叠层中的第二类型的导线，其中，第一类型的导线使用在半导体衬底之上的第一局部区域内形成的第一组可编程电阻开关元件连接到第二类型的导线。示例18是示例17的集成电路，还包括：形成在电介质叠层中的第三类型的导线，其中，第一类型的导线使用在半导体衬底之上与第一局部区域不交叠的第二局部区域内形成的第二组可编程电阻开关元件连接到第三类型的导线。示例19是示例16-18中任一个的集成电路，其中，可编程电阻开关元件被配置为实现交叉开关。示例20是根据示例16-18中任一个的集成电路，其中，每个可编程电阻开关元件中的非易失性电阻元件串联连接并且插置在用户数据路径中。示例21是一种形成集成电路的方法，包括：形成第一逻辑区域；形成第二逻辑区域；形成数据路径，所述数据路径被配置为将信号从所述第一逻辑区域传送到所述第二逻辑区域；以及形成插置在数据路径中的可编程电阻开关元件，其中，可编程电阻开关元件包括串联耦合在第一逻辑区域和第二逻辑区域之间的第一非易失性电阻元件和第二非易失性电阻元件。示例22是示例21的方法，其中，所述第一非易失性电阻元件具有阴极端子，并且其中，所述第二非易失性电阻元件具有阴极端子，所述方法进一步包括将所述第二非易失性电阻元件的阴极端子耦合到所述第一非易失性电阻元件的阴极端子。示例23是示例22的方法，其中，所述可编程电阻开关元件还包括编程晶体管，该方法还包括将编程晶体管耦合到第一和第二非易失性电阻元件的阴极端子。示例24是示例23的方法，还包括：形成第一驱动器电路，所述第一驱动器电路被配置为驱动第一非易失性电阻元件的阳极端子；以及形成第二驱动器电路，所述第二驱动器电路被配置为驱动第二非易失性电阻元件的阳极端子。示例25是示例24的方法，还包括：形成第三驱动器电路，所述第三驱动器电路被配置为将编程源极信号输出到编程晶体管的源极端子；以及形成第四驱动器电路，所述第四驱动器电路被配置为将编程栅极信号输出到编程晶体管的栅极端子。示例26是一种集成电路，包括第一逻辑区域；第二逻辑区域；数据路径，被配置为将信号从第一逻辑区域传送到第二逻辑区域；可编程电阻开关元件，插置在数据路径中；以及用于编程可编程电阻开关元件的模块。示例27是示例26的集成电路，其中，可编程电阻开关元件包括串联耦合在第一逻辑区域和第二逻辑区域之间的第一非易失性电阻元件和第二非易失性电阻元件。示例28是示例27的集成电路，其中，用于编程可编程电阻开关元件的模块包括用于选择性地置位和复位第一和第二非易失性电阻元件的模块。示例29是示例26-28中任一个的集成电路，还包括：用于通过可编程电阻开关元件将用户信号路由到数据路径的模块。示例30是示例26的集成电路，还包括：用于将活动用户信号和编程信号中选定的一个路由到可编程电阻开关元件的模块。例如，上述装置的所有可选特征也可以关于本文描述的方法或过程来实现。前述内容仅仅是对本公开内容的原理的说明，并且本领域技术人员可以做出各种修改。前述实施例可以单独或以任何组合来实现。

权利要求：1.一种集成电路，包括：第一逻辑区域；第二逻辑区域；数据路径，其被配置为将信号从所述第一逻辑区域传送到所述第二逻辑区域；以及插置在所述数据路径中的可编程电阻开关元件，所述可编程电阻开关元件包括串联耦合在所述第一逻辑区域和所述第二逻辑区域之间的第一非易失性电阻元件和第二非易失性电阻元件。2.根据权利要求1所述的集成电路，其中，所述第一非易失性电阻元件具有阴极端子，并且其中，所述第二非易失性电阻元件具有阴极端子，其耦合到所述第一非易失性电阻元件的阴极端子。3.根据权利要求2所述的集成电路，其中，所述可编程电阻开关元件还包括耦合到所述第一非易失性电阻元件的阴极端子和所述第二非易失性电阻元件的阴极端子的编程晶体管。4.根据权利要求3所述的集成电路，还包括：第一驱动器电路，其被配置为驱动所述第一非易失性电阻元件的阳极端子；以及第二驱动器电路，其被配置为驱动所述第二非易失性电阻元件的阳极端子。5.根据权利要求4所述的集成电路，其中，所述第一驱动器电路和所述第二驱动器电路是三态缓冲器电路。6.根据权利要求4所述的集成电路，还包括：第三驱动器电路，其被配置为将编程源极信号输出到所述编程晶体管的源极端子。7.根据权利要求6所述的集成电路，还包括：第四驱动器电路，其被配置为将编程栅极信号输出到所述编程晶体管的栅极端子。8.根据权利要求7所述的集成电路，其中，四个驱动器电路中的至少一个被配置为向所述可编程电阻开关元件施加正电压，而所述四个驱动器电路中的至少另一个被配置为向所述可编程电阻开关元件施加大小与所述正电压相同的负电压。9.根据权利要求3-8中任意一项所述的集成电路，还包括：使用具有第一栅极氧化物厚度的晶体管形成的输入-输出电路，其中，所述编程晶体管具有小于所述第一栅极氧化物厚度的第二栅极氧化物厚度。10.根据权利要求3-8中任意一项所述的集成电路，其中，所述编程晶体管形成在半导体衬底中，并且其中，所述可编程电阻开关元件仅形成在所述半导体衬底上的电介质叠层的选定层中。11.一种集成电路，包括：可编程电阻开关元件的阵列；第一逻辑驱动器电路，其耦合到所述阵列中的一列可编程电阻开关元件；以及第二逻辑驱动器电路，其耦合到所述阵列中的一行可编程电阻开关元件，其中，所述第一逻辑驱动器电路和所述第二逻辑驱动器电路对被配置为传送有效用户信号的导线进行驱动。12.根据权利要求11所述的集成电路，其中，所述第一逻辑驱动器电路和所述第二逻辑驱动器电路是三态缓冲器电路。13.根据权利要求11所述的集成电路，还包括：第一移位寄存器，其存储第一配置信号；第一多个多路复用器，其被配置为将所述有效用户信号和来自所述第一移位寄存器的所述第一配置信号中选定的一个路由到所述第一逻辑驱动器电路；第二移位寄存器，其存储第二配置信号；以及第二多个多路复用器，其被配置为将所述有效用户信号和来自所述第二移位寄存器的所述第二配置信号中选定的一个路由到所述第二逻辑驱动器电路。14.根据权利要求11-13中任意一项所述的集成电路，还包括：编程源极驱动器电路，其耦合到所述阵列中的所述一列可编程电阻开关元件；编程栅极驱动器电路，其耦合到所述阵列中的所述一行可编程电阻开关元件；第一移位寄存器，其向所述编程源极驱动器电路提供信号；以及第二移位寄存器，其向所述编程栅极驱动器电路提供信号。15.根据权利要求11所述的集成电路，还包括：查找表电路；扫描链寄存器；以及多路复用器，其被配置为将所述查找表电路和所述扫描链寄存器中选定的一个耦合到所述第二逻辑驱动器电路。16.一种集成电路，包括：半导体衬底；形成在所述半导体衬底上的电介质叠层；以及可编程电阻开关元件，其具有仅形成在所述电介质叠层中的选定金属布线层中的非易失性电阻元件。17.根据权利要求16所述的集成电路，还包括：形成在所述电介质叠层中的第一类型的导线；以及形成在所述电介质叠层中的第二类型的导线，其中，所述第一类型的导线使用在所述半导体衬底之上的第一局部区域内形成的第一组所述可编程电阻开关元件连接到所述第二类型的导线。18.根据权利要求17所述的集成电路，还包括：形成在所述电介质叠层中的第三类型的导线，其中，所述第一类型的导线使用在所述半导体衬底之上与所述第一局部区域不交叠的第二局部区域内形成的第二组所述可编程电阻开关元件连接到所述第三类型的导线。19.根据权利要求16-18中任意一项所述的集成电路，其中，所述可编程电阻开关元件被配置为实现交叉开关。20.根据权利要求16-18中任意一项所述的集成电路，其中，每个所述可编程电阻开关元件中的非易失性电阻元件串联连接并且插置在用户数据路径中。21.一种形成集成电路的方法，包括：形成第一逻辑区域；形成第二逻辑区域；形成数据路径，所述数据路径被配置为将信号从所述第一逻辑区域传送到所述第二逻辑区域；以及形成插置在所述数据路径中的可编程电阻开关元件，其中，所述可编程电阻开关元件包括串联耦合在所述第一逻辑区域和所述第二逻辑区域之间的第一非易失性电阻元件和第二非易失性电阻元件。22.根据权利要求21所述的方法，其中，所述第一非易失性电阻元件具有阴极端子，并且其中，所述第二非易失性电阻元件具有阴极端子，所述方法进一步包括将所述第二非易失性电阻元件的阴极端子耦合到所述第一非易失性电阻元件的阴极端子。23.根据权利要求22所述的方法，其中，所述可编程电阻开关元件还包括编程晶体管，所述方法还包括将所述编程晶体管耦合到所述第一非易失性电阻元件的阴极端子和所述第二非易失性电阻元件的阴极端子。24.根据权利要求23所述的方法，还包括：形成第一驱动器电路，所述第一驱动器电路被配置为驱动所述第一非易失性电阻元件的阳极端子；以及形成第二驱动器电路，所述第二驱动器电路被配置为驱动所述第二非易失性电阻元件的阳极端子。25.根据权利要求24所述的方法，还包括：形成第三驱动器电路，所述第三驱动器电路被配置为将编程源极信号输出到所述编程晶体管的源极端子；以及形成第四驱动器电路，所述第四驱动器电路被配置为将编程栅极信号输出到所述编程晶体管的栅极端子。

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