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申请/专利权人：之江实验室;浙江大学
申请日：2024-05-27
公开（公告）日：2024-06-25
公开（公告）号：CN118245291A
主分类号：G06F11/14
分类号：G06F11/14
优先权：
专利状态码：在审-公开
法律状态：2024.06.25#公开
摘要：本发明公开了一种面向多类脑芯片级联系统的硬件容错方法与装置，包括类脑芯片内神经拟态核级联和类脑芯片级联的硬件容错；单个神经拟态核支持的脉冲神经网络规模十分有限，对于更大规模的脉冲神经网络系统，需要芯片级采用多神经拟态核级联、系统级采用多类脑芯片级联，组成一个多类脑芯片的硬件系统。在级联系统中，单或多个拟态核失效、单或多个类脑芯片失效，都可能会引起脉冲神经网络瘫痪；本发明通过设置芯片内神经拟态核级联路由策略和芯片级联的路由策略，实现级联系统的硬件容错。
主权项：1.一种面向多类脑芯片级联系统的硬件容错方法，其特征在于，将面向多类脑芯片级联系统的硬件容错机制分为神经拟态核级联硬件容错、芯片级联硬件容错、系统级硬件容错三个层级，容错时顺序进行，其中：（1）神经拟态核级联硬件容错：通过路由将上一可编程神经拟态核与下一可编程神经拟态核级联连接起来；向类脑芯片内m*m二维网格中的神经拟态核发送故障检测包；每个神经拟态核接收到检测包后，对自身进行检查，并返回"1"或"0"的状态码；当返回"0"时，表示发现问题神经拟态核，将重新实例化二维网格，通过控制路由路径的更新来断开问题神经拟态核对应的路由本地端口，即神经脉冲通过路由且绕开对应的问题神经拟态核进行连接通信；（2）芯片级联硬件容错：类脑芯片通过m*n矩阵的形式进行级联连接；向m*n矩阵网络中的类脑芯片发送故障检测包；每个类脑芯片接收到故障检测包后，对自身进行检查，并返回"1"或"0"的状态码；当返回状态码"0"时，更新矩阵网表，神经脉冲数据按照更新后的矩阵网表传输；重新实例化矩阵结构，实现类脑芯片级联的硬件容错；（3）系统级硬件容错：包括矩阵级联硬件容错和系统环境状态硬件容错两方面；矩阵级联硬件容错：接收矩阵模型和路由更新信息，获取芯片级联硬件容错时更新的矩阵网表，并将其整合为整个系统的大规模矩阵网表，以管理整个系统神经脉冲数据的传输；系统环境状态硬件容错：系统实时监测硬件状态，并根据监测结果智能管理对应的硬件应对策略。
全文数据：
权利要求：
百度查询： 之江实验室;浙江大学 一种面向多类脑芯片级联系统的硬件容错方法与装置
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