申请/专利权人:株式会社索思未来
申请日:2021-11-19
公开(公告)日:2024-06-25
公开(公告)号:CN118251724A
主分类号:G11C7/10
分类号:G11C7/10;G11C5/14
优先权:
专利状态码:在审-公开
法律状态:2024.06.25#公开
摘要:存储器电路具有:根据请求信号执行写入动作或读取动作的多个存储器组;与多个存储器组分别对应地设置的多个存储器组控制部;以及将请求信号输出到相邻的存储器组控制部的第一存储器控制部。存储器组控制部中的每一个根据接收的请求信号中包含的地址信号,将请求信号输出到对应的存储器组或后级的存储器组控制部。由此,能够通过各存储器组控制部针对每个存储器组控制访问,从而能够抑制访问时间的增加且同时抑制功耗的增加。
主权项:1.一种存储器电路,包括:多个存储器组,其每一个包括多个存储器单元,根据请求信号执行写入动作或读取动作;多个存储器组控制部,其与所述多个存储器组分别对应地设置;以及第一存储器控制部,其将从外部接收的请求信号输出到相邻的存储器组控制部,其中,所述多个存储器组控制部中的每一个在接收的所述请求信号中包含的地址信号表示对应的存储器组的情况下,将所述请求信号输出到对应的存储器组,在所述地址信号表示对应的存储器组以外的情况下,将所述请求信号输出到后级的存储器组控制部。
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