申请/专利权人：广东齐芯半导体有限公司

申请日：2022-12-22

公开（公告）日：2024-06-25

公开（公告）号：CN118245015A

主分类号：G06F7/46

分类号：G06F7/46;G06F9/302

优先权：

专利状态码：在审-公开

法律状态：2024.06.25#公开

摘要：本发明提供了一种运算单元、运算模块、运算架构，包括第一数据处理器、第二数据处理器及第三数据处理器；第一数据处理器和第二数据处理器的输出端均第三数据处理器；且第一数据处理器及第二数据处理器具有乘法功能，第三数据处理器具有加法功能；第一数据处理器输入第一二进制数最低位和一为奇素数的第二二进制数的第h阶，第二数据处理器输入第三二进制数的第h阶和第四二进制数的第m阶，同时第三数据处理器输入一取余计算中第m‑1次循环的第h阶计算得出的第一二进制数以及输入计算第一二进制数得到的进位；在输入上述数据并计算后输出上述取余计算中第m次循环的第h阶计算得出的第五二进制数以及输出计算第五二进制数得到的进位。

主权项：1.一种运算单元，用于对Montgomery算法进行单个比特位计算，其特征在于，包括第一数据处理器、第二数据处理器及第三数据处理器；所述第一数据处理器的输出端和所述第二数据处理器的输出端均耦接至所述第三数据处理器；其中：所述第一数据处理器的第一端用于输入第一数据，所述第一数据处理器的第二端用于输入第二数据；所述第一数据处理器将输入的所述第一数据和所述第二数据进行乘法运算并将运算得出的结果输出至所述第三数据处理器的第二端；所述第二数据处理器的第一端用于输入第三数据，所述第二数据处理器的第二端用于输入第四数据；所述第二数据处理器将输入的所述第三数据和所述第四数据进行乘法运算并将运算得出的结果输出至所述第三数据处理器的第三端；所述第三数据处理器的第一端用于输入第五数据，所述第三数据处理器的第四端用于输入第六数据；所述第三数据处理器将所有输入的数据进行加法运算得到第七数据和第八数据，并分别通过所述第三数据处理器的第一输出端和第二输出端对外输出；所述第三数据及所述第四数据分别用于表征位宽总长度为I的二进制数A的第h阶的与位宽总长度为J的二进制数B的第m阶；所述第二数据用于表征N的第h阶；所述第六数据用于表征A*B对N取余计算中的第m-1次循环的第h阶计算得出的数；所述A用于表征位宽总长度为I的二进制数，所述B用于表征位宽总长度为J的二进制数,所述N用于表征位宽总长度为E的二进制数，且所述N为奇素数；所述第一数据用于表征A*B对N取余计算中的第m次循环的最低阶计算得出的数据；所述第五数据用于表征计算A*B对N取余计算中的第m循环的第h-1阶进位和第h-2阶进位；所述第七数据用于表征A*B对N取余计算中的第m次循环的第h阶计算得出的数据；所述第八数据为计算所述第七数据所产生的进位；其中I为正整数，且I≥2；J为正整数，且J≥2；h为正整数，且0≤h≤I-1；m为正整数，且0≤m≤J-1；其中所述第一数据至所述第八数据均为二进制数。

全文数据：

权利要求：

百度查询： 广东齐芯半导体有限公司 一种运算单元、运算模块、运算架构、Montgomery算法的运算流程

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