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基于RISC-V的高速运算浮点指令扩展单元 

申请/专利权人:深圳大学

申请日:2024-04-17

公开(公告)日:2024-06-28

公开(公告)号:CN118259965A

主分类号:G06F9/30

分类号:G06F9/30;G06F7/57

优先权:

专利状态码:在审-公开

法律状态:2024.06.28#公开

摘要:本发明提供了一种基于RISC‑V的高速运算浮点指令扩展单元,包括译码模块、控制模块、单周期乘法器、可变周期除法器、浮点处理单元FPU及浮点寄存器堆;其中,控制模块用于根据译码后的指令进行指令分配,判断是否是整数乘除法指令或者浮点相关的指令,再输出正确的握手信号;单周期乘法器由Booth编码模块和3层Wallacetree结构组成,用于对32位有无符号整数进行单周期乘法运算;可变周期除法器用于对32位有无符号整数进行1‑17周期可变周期除法运算;浮点处理单元FPU用于对各种指令进行处理。本发明的有益效果在于:能够大大提升当处理器面对数据密集型任务尤其是浮点数密集的情况下的运算效率,并正确输出结果。

主权项:1.一种基于RISC-V的高速运算浮点指令扩展单元,其特征在于,包括:译码模块、控制模块、单周期乘法器、可变周期除法器、浮点处理单元FPU及浮点寄存器堆;所述译码模块用于对接收到的指令进行译码,判断指令类型,并送入到后续的控制模块;所述控制模块用于根据译码后的指令进行指令分配,判断是否是整数乘除法指令或者浮点相关的指令,再输出正确的握手信号,将指令送入到对应的模块之中;所述单周期乘法器由Booth编码模块和3层Wallacetree结构组成,用于对32位有无符号整数进行单周期乘法运算;所述可变周期除法器包括预处理模块、QDS表模块和商校正模块,用于对32位有无符号整数进行1-17周期可变周期除法运算;所述浮点处理单元FPU用于对各种指令进行处理;所述浮点寄存器堆由32个32位浮点寄存器组成,用于存放运算时产生的中间数据和结果数据。

全文数据:

权利要求:

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