申请/专利权人：芯立嘉集成电路(杭州)有限公司

申请日：2024-02-23

公开（公告）日：2024-06-25

公开（公告）号：CN118245017A

主分类号：G06F7/487

分类号：G06F7/487

优先权：["20231102 US 18/500,608"]

专利状态码：在审-公开

法律状态：2024.06.25#公开

摘要：本发明揭示一种存储器内二进位浮点乘法装置及其操作方法，装置对一被乘数及一乘数进行乘法运算以产生一第一乘积值，被乘数、乘数及第一乘积值皆是符合IEEE754格式的二进位浮点数，而且皆包含一符号位、一个q位指数以及一个p‑1位有效数。装置包含一互斥或门装置、一解码器电路、一加法器电路、一存储器内二进位乘法电路以及一编码器电路。互斥或门装置，用以接收被乘数及乘数的符号位，以产生第一乘积值的符号位。加法器电路，用以将被乘数及乘数的q位指数相加，以产生一个q+1位暂时指数。存储器内二进位乘法电路，用以对第一p位有效数及第二p位有效数进行乘法运算，以产生一个2p位第二乘积值。

主权项：1.一种存储器内浮点乘法装置，其特征在于，用以对一被乘数及一乘数进行乘法运算以产生一第一乘积值，其中所述被乘数、所述乘数及所述第一乘积值皆是符合IEEE754格式的一个二进位浮点数，而且皆包含一符号位、一个q位指数以及一个p-1位有效数，所述装置包含：一互斥或门装置，用以接收所述被乘数及所述乘数的符号位，以产生所述第一乘积值的符号位；一解码器电路，用以根据所述被乘数的q位指数以产生一第一前置位以及根据所述乘数的q位指数以产生一第二前置位，其中，所述第一前置位及所述被乘数的p-1位有效数形成一第一p位有效数，及所述第二前置位及所述乘数的p-1位有效数形成一第二p位有效数；一指数加法器电路，用以将所述被乘数及所述乘数的q位指数相加，以产生一个q+1位暂时指数；一存储器内二进位乘法电路，用以对所述第一p位有效数及所述第二p位有效数进行乘法运算，以产生一个2p位第二乘积值；以及一编码器电路，用以1从所述2p位第二乘积值的最高有效p位中分辨出一目标位位置且将所述目标位位置转换为一移位距离z、2根据所述q+1位暂时指数及一数值2-2q-1-z，计算所述第一乘积值的q位指数以及3将所述2p位第二乘积值向左移z个位位置，以产生所述第一乘积值的p-1位有效数；其中，所述目标位位置包含一非零值且最靠近所述2p位第二乘积值的最高有效位位置；以及其中，0＝z＝p-1且p+q＝8。

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权利要求：

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