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申请/专利权人：弗莱克斯-罗技克斯技术公司
申请日：2019-08-20
公开（公告）日：2024-06-25
公开（公告）号：CN112602054B
主分类号：G06F7/52
分类号：G06F7/52;G06F7/498;H03K19/177
优先权：["20180831 US 62/725,306"]
专利状态码：有效-授权
法律状态：2024.06.25#授权;2021.07.23#实质审查的生效;2021.04.02#公开
摘要：一种集成电路，包括以级联架构互连的多个乘法累加器电路系统。每个乘法累加器电路系统包括第一和第二MAC电路以及负载存储寄存器。第一MAC电路包括：乘法器，用于将第一数据乘以第一乘法器权重数据并生成第一乘积数据；以及累加器，用于将第一输入数据与第一乘积数据相加以生成第一求和数据。第二MAC电路包括：乘法器，用于将第二数据乘以第二乘法器权重数据并生成第二乘积数据；以及累加器，耦合到第二MAC电路的乘法器与第一MAC电路的累加器，以将第一求和数据与第二乘积数据相加以生成第二求和数据。负载存储寄存器耦合到第二MAC电路的累加器，以临时存储第二求和数据。
主权项：1.一种集成电路，包括：多个乘法累加器电路系统，以级联架构连接，以执行多个乘法和累加运算，其中，每个乘法累加器电路系统包括：存储器，存储多个乘法器权重数据；第一MAC电路，连接到存储器以接收第一乘法器权重数据，包括：乘法器，将第一数据乘以第一乘法器权重数据并生成第一乘积数据，和累加器，耦合到第一MAC电路的乘法器，以将第一输入数据与第一乘积数据相加以生成第一求和数据，以及第二MAC电路，连接到存储器以接收第二乘法器权重数据，包括：乘法器，将第二数据乘以第二乘法器权重数据并生成第二乘积数据，和累加器，耦合到第二MAC电路的乘法器与第一MAC电路的累加器，以将第一求和数据与第二乘积数据相加以生成第二求和数据；以及第一负载存储寄存器，耦合到第二MAC电路的累加器的输出并且具有临时存储第二求和数据的常规寄存器以及影子移位寄存器，所述常规寄存器和所述影子移位寄存器各自具有耦合到另一方的输出的输入，以允许所述常规寄存器内和所述影子移位寄存器内的数据以相同的时钟周期被交换。
全文数据：
权利要求：
百度查询： 弗莱克斯-罗技克斯技术公司 乘法器累加器电路、用于乘法累加的逻辑瓦片架构和包括逻辑瓦片阵列的IC
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