申请/专利权人：中国科学院合肥物质科学研究院

申请日：2020-08-05

公开（公告）日：2024-06-25

公开（公告）号：CN111953321B

主分类号：H03K3/356

分类号：H03K3/356

优先权：

专利状态码：有效-授权

法律状态：2024.06.25#授权;2020.12.04#实质审查的生效;2020.11.17#公开

摘要：本发明涉及信号延时领域，具体是涉及一种延时电路及基于fpga锁相环的延时方法。所述延时电路包括第一延时单元和第二延时单元，所述第一延时单元的输出端与第二延时单元的输入端电连接；所述第一延时单元用于产生时钟脉冲周期整数倍的延时信号；所述第二延时单元用于将第一延时单元输出的延时信号再延时小于时钟脉冲周期的延时信号。分别进行时钟脉冲周期整数延时和精确到时钟脉冲周期之内的延时，能够提高延时的精度，适用于各种高精度触发系统中。

主权项：1.一种延时电路，其特征在于：所述延时电路包括第一延时单元1和第二延时单元2，所述第一延时单元1的输出端与第二延时单元2的输入端电连接；所述第一延时单元1用于产生时钟脉冲周期整数倍的延时信号；所述第二延时单元2用于将第一延时单元1输出的延时信号再延时小于时钟脉冲周期的延时信号；所述第一延时单元1包括第一D触发器D1和第一计数器C1，所述第一D触发器D1的时钟端为信号输入端，所述第一D触发器D1的输出端与第一计数器C1的复位端电连接，所述第一计数器C1的输出端与第二延时单元2的输入端电连接；所述第一计数器C1的时钟端与时钟脉冲发生器电连接；所述第二延时单元2包括第二D触发器D2和第三D触发器D3，所述第一计数器C1的输出端与第二D触发器D2的输入端电连接，所述第二D触发器D2的输出端与第三D触发器D3的时钟端电连接；所述第二D触发器D2的时钟端与时钟脉冲发生器电连接；所述第三D触发器D3的输出端用于输出延时信号；所述延时电路还包括用于调节延时信号脉冲宽度的脉冲宽度调节单元3，所述第三D触发器D3的输出端与脉冲宽度调节单元3的输入端电连接，所述脉冲宽度调节单元3的输出端与第一D触发器D1的复位端、第三D触发器D3的复位端电连接；所述脉冲宽度调节单元3包括第四D触发器D4、第二计数器C2和反相器31，所述第三D触发器D3的输出端与第四D触发器D4的输入端电连接，所述第四D触发器D4的输出端与第二计数器C2的复位端电连接，所述第二计数器C2的输出端与反相器31的输入端电连接，所述反相器31的输出端与第一D触发器D1的复位端、第三D触发器D3的复位端、第四D触发器D4的复位端电连接；所述第四D触发器D4的时钟端和第二计数器C2的时钟端均与时钟脉冲发生器电连接。

全文数据：

权利要求：

百度查询： 中国科学院合肥物质科学研究院 一种延时电路及基于fpga锁相环的延时方法

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