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申请/专利权人：高通股份有限公司
申请日：2020-05-14
公开（公告）日：2024-06-25
公开（公告）号：CN113841106B
主分类号：G06F1/3228
分类号：G06F1/3228;G06F1/3234
优先权：["20190524 US 62/852,757","20190531 US 62/855,197","20200513 US 15/931,307"]
专利状态码：有效-授权
法律状态：2024.06.25#授权;2022.01.11#实质审查的生效;2021.12.24#公开
摘要：用于针对外围组件互连快速PCIE设备的功率管理的系统和方法，允许PCIE终端在PCIE链路空闲时进入高级低功率状态。这些高级低功率状态可以包括：通过完全关闭在PCIE终端内的功率轨和时钟来放大时钟频率。此外，使用唤醒信号比如时钟请求CLKREQ或CLKREQ#信号可以允许终端相对快速地醒来并且恢复操作，以便避免用户体验的降级或数据的丢失。
主权项：1.一种用于降低外围组件互连快速PCIE终端的功耗的方法，所述PCIE终端与PCIE链路连接，所述方法包括：在进入低功率状态之后，启动定时器；在所述定时器到期之后，接收链路不活动超时中断信号；在始终开启电路处注册，以便唤醒信号充当具有唤醒能力的中断；在功率控制块中移除针对资源的投票；以及在所述PCIE终端处至少进入部分系统功率崩溃而不通知与所述PCIE链路相关联的另一PCIE终端，其中，至少进入所述部分系统功率崩溃包括缩小来自至少一个功率域的功率同时维持用于存储器保持的足够功率。
全文数据：
权利要求：
百度查询： 高通股份有限公司 针对基于外围组件互连快速(PCIE)的设备的系统功率管理
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