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申请/专利权人：成都迪真计算机科技有限公司
申请日：2024-05-30
公开（公告）日：2024-06-28
公开（公告）号：CN118260143A
主分类号：G06F11/22
分类号：G06F11/22;G06F8/41
优先权：
专利状态码：在审-公开
法律状态：2024.06.28#公开
摘要：本发明涉及FPGA测试技术领域，具体涉及一种FPGA跨时钟分析检测方法；将Verilog和VHDL模块源文件输入到解析器模块，对HDL代码进行语法分析，并进行逻辑综合，生成网表数据；根据网表数据，分析设计中的时钟域，提取设计时钟信号、分析内部产生时钟、划分时钟域；收集顶层模块所有时钟信号，通过递归遍历时钟信号收集影响的信号；通过收集到的时钟信号对应的信号进行判断；采用规则集方式进行跨时钟域问题的分类检测；通过收集到时钟信号对应的影响的器件、线网信息，通过遍历信号、器件、线网，生成关系型数据结果，并生成以网表形式的数据，通过上述方式，实现能够快速、自动、全面地检查RTL代码的结构，分析跨时钟域信号传递问题。
主权项：1.一种FPGA跨时钟分析检测方法，其特征在于，包括如下步骤：将Verilog和VHDL模块源文件输入到解析器模块，对HDL代码进行语法分析，并进行逻辑综合，生成网表数据；根据网表数据，分析设计中的时钟域，提取设计时钟信号、分析内部产生时钟、划分时钟域；收集顶层模块所有时钟信号，通过递归遍历时钟信号收集影响的信号；通过收集到的时钟信号对应的信号进行判断；采用规则集方式进行跨时钟域问题的分类检测；通过收集到时钟信号对应的影响的器件、线网信息，通过遍历信号、器件、线网，生成关系型数据结果，并生成以网表形式的数据。
全文数据：
权利要求：
百度查询： 成都迪真计算机科技有限公司 一种FPGA跨时钟分析检测方法
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