申请/专利权人：北京汤谷软件技术有限公司;江苏汤谷智能科技有限公司

申请日：2022-07-31

公开（公告）日：2024-06-28

公开（公告）号：CN115268568B

主分类号：G06F1/08

分类号：G06F1/08;G06F1/12;G06F30/347

优先权：

专利状态码：有效-授权

法律状态：2024.06.28#授权;2023.08.04#实质审查的生效;2022.11.01#公开

摘要：本申请公开了一种芯片FPGA原型验证时钟系统，包括：主控卡，业务卡，时钟卡，机箱；所述主控卡用于处理控制FPGA原型验证；所述业务卡包括FPGA芯片，用于执行原型验证；所述时钟卡用于产生时钟信号可输入到至少一个主控卡，再有主控卡将时钟信号输入到至少一个业务卡；其中，所述主控卡和业务卡也可独立产生时钟信号。本申请提供的芯片FPGA原型验证时钟系统可以让芯片FPGA原型验证设备的多个业务卡在一个统一时钟信号调配下协同工作，同时支持不同的业务卡在不同的时钟信号调配下工作，方便多用户同时使用一个芯片FPGA原型验证设备，支持多用户同时使用，并且完全独立互不影响，由此可以实现多用户并发使用，最优化系统资源使用效率。

主权项：1.一种芯片FPGA原型验证时钟系统，其特征在于，包括：主控卡，业务卡，时钟卡，机箱；其中，所述主控卡与所述业务卡之间可插拔连接；所述时钟卡与所述主控卡之间可插拔连接；所述业务卡之间可插拔连接，所述主控卡、所述业务卡、所述时钟卡可插拔连接于所述机箱；所述主控卡用于处理控制FPGA原型验证，包括主控芯片、第一CPLD芯片、第二晶振、第一PLL锁相芯片、第一时钟输出接口、第一时钟缓冲器、第三时钟输入接口；所述业务卡用于执行原型验证，包括FPGA芯片、第一时钟输入接口、第二CPLD芯片；所述时钟卡用于产生时钟信号，包括第一晶振、第二PLL锁相芯片、第三CPLD芯片、第二时钟输入接口、第二时钟缓冲器、第二时钟输出接口；其中，所述主控卡的所述第二晶振、所述第一PLL锁相芯片联合产生第一时钟信号，与所述第三时钟输入接口输入的第三输入时钟信号一起连接所述第一时钟缓冲器，由所述第一时钟缓冲器选择其中一路时钟信号转输出到所述第一时钟输出接口，所述第一CPLD芯片配置所述第一时钟输出接口；所述业务卡的所述第二CPLD芯片为所述FPGA芯片配置数据；所述时钟卡的所述第一晶振、第二PLL锁相芯片联合产生第三时钟信号，与所述第二时钟输入接口输入的第二输入时钟信号一起连接所述第二时钟缓冲器，由所述第二时钟缓冲器选择其中一路时钟信号复制输出到所述第二时钟输出接口，所述第三CPLD芯片配置所述第二时钟输出接口；所述主控卡的所述第一时钟输出接口与所述业务卡的所述第一时钟输入接口连接，所述时钟卡的所述第二时钟输出接口与所述主控卡的所述第三时钟输入接口连接；所述时钟卡可配置产生的第三时钟信号，由所述第二时钟输出接口输入到所述主控卡所述第三时钟输入接口，再由所述主控卡陆续通过所述第一时钟缓冲器和所述第一时钟输出接口输入到所述业务卡的所述第一时钟输入接口连接到所述FPGA芯片；所述主控卡产生的第一时钟信号陆续通过所述第一时钟缓冲器和所述第一时钟输出接口输入到所述业务卡的所述第一时钟输入接口连接到所述FPGA芯片；所述业务卡包括第三晶振、第三PLL锁相芯片，在没有时钟输入的条件下，所述业务卡需要时可配置所述第三晶振、所述第三PLL锁相芯片产生时钟信号；所述芯片FPGA原型验证时钟系统还包括主机，所述主控卡可由所述主机控制产生时钟信号，同时所述主控卡控制所述时钟卡产生的时钟信号，由所述第二时钟输出接口输入到另外一个所述主控卡的所述第三时钟输入接口；所述主控卡、所述时钟卡、所述业务卡上皆设有复位按键，所述业务卡的全局复位信号可以由所述主控卡、所述时钟卡、所述业务卡上设有的任一所述复位按键产生。

全文数据：

权利要求：

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