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纳米工艺低漏电静电放电箝位电路 

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申请/专利权人:芯峰科技(广州)有限公司;芯峰电子科技(广州)有限公司;芯峰科技(嘉兴)有限公司

摘要:本发明涉及集成电路技术领域,尤其涉及一种纳米工艺低漏电静电放电箝位电路,包括电源管脚、接地管脚、第一控制网络、第二控制网络、第三控制网络、反相器、触发电路和箝位晶闸管;反相器包括依次连接的第二NMOS晶体管和第三PMOS晶体管,触发电路连接于所述第二NMOS晶体管和所述第三PMOS晶体管的交点,箝位晶闸管连接所述触发电路;所述第一控制网络与所述第二控制网络连接,所述第一控制网络用于感应静电放电事件,并为第二控制网络提供偏压;第二控制网络与所述第二NMOS晶体管的栅极连接,为其提供偏压;所述第三控制网络与所述第三PMOS晶体管的栅极连接,所述第三控制网络用于感应静电放电事件,并为第三PMOS晶体管提供偏压。本发明可以减小静态漏电。

主权项:1.一种纳米工艺低漏电静电放电箝位电路,其特征在于,包括电源管脚、接地管脚、第一控制网络、第二控制网络、第三控制网络、反相器、触发电路和箝位晶闸管;所述电源管脚用于连接电源以提供电源电压VDD;所述接地管脚用于提供地电平VSS;所述反相器包括依次连接的第二NMOS晶体管和第三PMOS晶体管,所述触发电路连接于所述第二NMOS晶体管和所述第三PMOS晶体管的交点,所述箝位晶闸管连接所述触发电路;所述第一控制网络与所述第二控制网络连接,所述第一控制网络用于感应静电放电事件,并在正常工作时为第二控制网络提供偏压;所述第二控制网络与所述第二NMOS晶体管的栅极连接,所述第二控制网络用于为所述第二NMOS晶体管提供偏压;所述第三控制网络与所述第三PMOS晶体管的栅极连接,所述第三控制网络用于感应静电放电事件,并在正常工作时为第三PMOS晶体管提供偏压;所述第一控制网络包括第一电容和第一PMOS管,所述第一电容的第一端连接所述接地管脚,所述第一电容的第二端连接所述第一PMOS管的漏极,第一PMOS晶体管的源极与栅极连接,且均连接电源管脚;所述第二控制网络包括第一NMOS晶体管、由至少一个电容组成的电容单元,所述第一NMOS晶体管的栅极与所述第一电容的第二端连接,所述第一NMOS晶体管的源极与接地管脚连接,所述第一NMOS晶体管的漏极与电容单元连接,并与所述第二NMOS晶体管的栅极连接。

全文数据:

权利要求:

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