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申请/专利权人：中国原子能科学研究院

摘要：本发明提出了一种全数字高频腔体打火检测装置，包括两路腔体取样信号、该两路腔体取样信号输入到FPGA后进行后续的数字化处理，一路腔体取样信号输入到FPGA后进行幅度和相位控制、整个信号路径为一个环；另一路腔体取样信号经过比较器形成方波信号2，输入到FPGA的计数器2中进行计数；FPGA内设有一个与输出RF信号同频率的DDS1作为伴随信号，该伴随信号经过比较器后形成方波信号1、输入到FPGA的计数器1中进行计数，所述计数器1和计数器2共享一个使能信号、该使能信号来自一个FPGA内的D触发器，所述计数器1和计数器2的输出端连接打火比较器；本发明解决了采用模拟检测器检测时容易误触发、传统模拟电路温度漂移，以及采用传统FPGA计算信号幅度耗时长的问题。

主权项：1.一种全数字高频腔体打火检测装置，包括两路腔体取样信号、该两路腔体取样信号输入到FPGA后进行后续的数字化处理，其中一路腔体取样信号输入到FPGA后进行幅度和相位控制、控制对象为DDS，DDS再经过数模转换、数模转换后的模拟信号再经过滤波器、开关、放大器、定向耦合器回到了腔体，整个信号路径为一个环；另一路腔体取样信号经过第一比较器形成方波信号2，输入到FPGA的计数器2中进行计数；其特征在于：FPGA内还设有一个与输出RF信号同频率的DDS1作为伴随信号，该伴随信号经过第二比较器后形成方波信号1、输入到FPGA的计数器1中进行计数，所述计数器1和计数器2共享一个使能信号、该使能信号来自一个FPGA内的D触发器，该D触发器的时钟是方波信号2、该D触发器的输出端为计数器1和计数器2的使能信号，该D触发器的输入端来自CPU控制的GPIO，CPU控制GPIO置高电平来使能腔体打火检测该检测；所述计数器1和计数器2的输出端连接打火比较器，打火比较器将计数器1和计数器2的差值输出给CPU中断程序和硬件处理电路，硬件电路会迅速关断主DDS的输出，CPU中断程序恢复检测电路准备下一次打火检测；该伴随信号DDS1是一个独立于DDS的信号，设计它的频率与主DDS相同，打火时只是将反馈信号短路了，但主DDS、伴随信号DDS1依然都存在；该伴随信号DDS1相当于一个监督作用，时时刻刻跟着DDS，这个伴随信号永远不会消失；所述使能信号受到CPU控制，当系统工作于脉冲模式时，CPU控制使能信号在有脉冲时使能，没有脉冲时就不使能，当50%占空比不出现脉冲信号时间，CPU就不让使能信号工作、所以不会出现误触发的问题。

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