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申请/专利权人：北京小米移动软件有限公司

摘要：本公开是关于一种级联电路，涉及电路领域，该级联电路用于对第一模块20和第二模块30进行级联，该级联电路包括：第一电路11、第二电路12和第一匹配电阻13；第一电路11的第一端与第一模块20相连，第一电路11的第二端与第二模块30相连；第一匹配电阻13的第一端与第一电路11的第一端相连，第一匹配电阻13的第二端与第二电路12的第一端相连，第二电路12的第二端接地。通过在级联的两个模块之间设置该级联电路，并在级联电路中设置第一匹配电阻与第一模块的特征阻抗匹配，即使第二模块处于失配状态，第一模块也能实现带外频带的正常工作。

主权项：1.一种级联电路，其特征在于，所述级联电路用于对第一模块20和第二模块30进行级联，所述第一模块20和所述第二模块30中的至少一个为射频电路，所述级联电路包括：第一电路11、第二电路12和第一匹配电阻13，所述第一电路11和所述第二电路12调谐在通带频带；所述第一电路11的第一端与所述第一模块20相连，所述第一电路11的第二端与所述第二模块30相连；所述第一匹配电阻13的第一端与所述第一电路11的第一端相连，所述第一匹配电阻13的第二端与所述第二电路12的第一端相连，所述第二电路12的第二端接地；所述第一电路11在所述通带频带上呈低阻抗，并在带外频带上呈高阻抗；所述第二电路12在所述通带频带上呈高阻抗，并在所述带外频带上呈低阻抗。

全文数据：级联电路技术领域本公开实施例涉及电路领域，特别涉及一种级联电路。背景技术射频电路在工作中对应有工作频带。而射频电路和高频电路的端口在工作时要求匹配有预设的特征阻抗。示意性的，以滤波器为例进行说明，滤波器包括第一端口和第二端口，第一端口和第二端口要求与之连接的端口呈现宽带的特征阻抗，则该滤波器可以对带外的信号进行过滤，并通过通带频带内的信号。然而在实际电路设计中，通常需要在电路中对射频电路进行级联设计，以射频电路A和射频电路B为例进行说明，射频电路A的输出端与射频电路B的输入端级联后，射频电路A的输出端所匹配的阻抗为射频电路B所表现的阻抗值，射频电路B的输入端匹配的阻抗为射频电路A所表现的阻抗值。然而，在通带频带内工作时，射频电路A和射频电路B能够表现出特征阻抗对应的阻抗值。而在通带频带外工作时，射频电路A和射频电路B通常在带外失配严重，阻抗值在带外变化剧烈，也即在通带频带外工作时，射频电路A的输出端和射频电路B的输入端所匹配的阻抗并不稳定，导致带外工作性能降低。以滤波器为例，级联后的滤波器对通带频带外的信号的滤波能力较差。发明内容本公开实施例提供了一种级联电路，可以解决射频电路或高频电路在级联时工作性能降低或无法稳定工作的问题。所述技术方案如下：根据本公开实施例的第一方面，提供了一种级联电路，所述级联电路用于对第一模块和第二模块进行级联，所述第一模块和所述第二模块中的至少一个为射频电路，所述级联电路包括：第一电路、第二电路和第一匹配电阻；所述第一电路的第一端与所述第一模块相连，所述第一电路的第二端与所述第二模块相连；所述第一匹配电阻的第一端与所述第一电路的第一端相连，所述第一匹配电阻的第二端与所述第二电路的第一端相连，所述第二电路的第二端接地。在一个可选的实施例中，所述第一电路和所述第二电路调谐在通带频带；所述第一电路在所述通带频带上呈低阻抗，并在带外频带上呈高阻抗；所述第二电路在所述通带频带上呈高阻抗，并在所述带外频带上呈低阻抗。在一个可选的实施例中，所述第一模块为要求端口匹配有第一特征阻抗的射频电路，所述第一匹配电阻的电阻值与所述第一特征阻抗的阻抗值之差小于预设阈值。在一个可选的实施例中，所述电路还包括第二匹配电阻；所述第二匹配电阻的第一端与所述第一匹配电阻的第二端相连，所述第二匹配电阻的第二端与所述第一电路的第二端相连。在一个可选的实施例中，所述第二模块为要求端口匹配有第二特征阻抗的射频电路，所述第二匹配电阻的电阻值与所述第二特征阻抗的阻抗值之差小于预设阈值。在一个可选的实施例中，所述电路还包括第二匹配电阻和第三电路；所述第二匹配电阻的第一端与所述第三电路的第一端相连，所述第二匹配电阻的第二端与所述第一电路的第二端相连，所述第三电路的第二端接地。在一个可选的实施例中，所述第二模块为要求端口匹配有第二特征阻抗的射频电路，所述第二匹配电阻的电阻值与所述第二特征阻抗的阻抗值之差小于预设阈值；所述第三电路在所述通带频带上呈高阻抗，并在所述带外频带上呈低阻抗。在一个可选的实施例中，所述第一电路与所述第一模块的输出端相连，所述第一电路与所述第二模块的输入端相连；或，所述第一电路与所述第一模块的输入端相连，所述第一电路与所述第二模块的输出端相连；在一个可选的实施例中，所述第一电路为串联谐振电路，所述第二电路为并联谐振电路；或，所述第一电路为带通滤波器，所述第二电路为带阻滤波器；或，所述第一电路为压电谐振器，所述第二电路为所述并联谐振电路。在一个可选的实施例中，所述第一电路为所述串联谐振电路，所述第二电路为并联谐振电路；所述第一电路为电容和电感串联得到的谐振电路，所述第二电路为所述电容和所述电感并联得到的谐振电路。在一个可选的实施例中，所述第一电路为所述串联谐振电路，所述第一电路为呈感抗的集总参数器件和或呈感抗的分布参数器件，与呈容抗的集总参数器件和或呈容抗的分布参数器件串联得到的；所述第二电路为所述并联谐振电路，所述第二电路为所述呈感抗的集总参数器件和或呈感抗的分布参数器件，与所述呈容抗的集总参数器件和或呈容抗的分布参数器件并联得到的。在一个可选的实施例中，所述第一电路为所述串联谐振电路，所述第一电路由芯片内部的键合线电感和或螺旋线电感，与平板电容和或交指电容构成；所述第二电路为所述并联谐振电路，所述第二电路由所述芯片内部的所述键合线电感和或所述螺旋线电感，与所述平板电容和或所述交指电容构成；所述第一匹配电阻由所述芯片内部的掺杂、晶体管以及多晶硅构成。在一个可选的实施例中，所述第一电路为所述串联谐振电路，所述第一电路通过多层陶瓷烧结方式形成；所述第二电路为所述并联谐振电路，所述第二电路通过所述多层陶瓷烧结方式形成；所述第一匹配电阻通过多层陶瓷烧结器件的内部电阻涂层或外部电阻涂层形成。在一个可选的实施例中，所述第一电路为压电谐振器，所述第一电路为电感、电容以及压电器件构成的谐振电路。本公开实施例提供的技术方案可以包括以下有益效果：通过在级联的两个模块之间设置该级联电路，该两个模块之间至少有一个是射频电路，并在级联电路中设置第一匹配电阻用于与第一模块的特征阻抗进行匹配，当第二模块在通带频带外工作时，即使第二模块处于失配状态，第一模块也能因为与第一匹配电阻相连而实现带外频带的正常工作，保持射频电路的工作稳定、达到理想的预期级联指标、消除级间反射。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。图1是本公开一个示例性实施例提供的级联电路的电路结构示意图；图2是本公开另一个示例性实施例提供的级联电路的电路结构示意图；图3是本公开另一个示例性实施例提供的级联电路的电路结构示意图；图4是本公开另一个示例性实施例提供的级联电路的电路结构示意图；图5是本公开一个示例性实施例提供的电路性能曲线示意图；图6是本公开一个示例性实施例提供的斯密斯示意图；图7是本公开另一个示例性实施例提供的电路性能曲线示意图；图8是本公开另一个示例性实施例提供的电路性能曲线示意图；图中：10-级联电路、11-第一电路、12-第二电路、13-第一匹配电阻、20-第一模块、30-第二模块；14-第二匹配电阻、15-第三电路；40-级联电路。具体实施方式这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。首先，对本公开实施例中涉及的名词进行简单介绍：特征阻抗：是指射频电路工作时要求端口所匹配的阻抗。示意性的，以滤波器为例进行说明，滤波器在滤波过程中，要求该滤波器的输入端口和输出端口都匹配有特征阻抗。匹配阻抗：是指与射频电路连接的端口向射频电路提供的用于与特征阻抗匹配的阻抗。可选地，匹配电阻向射频电路提供的阻抗可以是与特征阻抗的阻抗值一致或相近的阻抗。此时该射频电路处于匹配状态，当匹配电阻向射频电路提供的阻抗与特征阻抗相差较多时，则该射频电路处于失配状态。请参考图1，其示出了本公开一个示意性实施例提供的级联电路10的示意图。该级联电路10包括第一电路11、第二电路12以及第一匹配电阻13，该级联电路10用于对第一模块20和第二模块30进行级联，且第一模块20和第二模块30中的至少一个为射频电路。其中，第一电路11的第一端与第一模块20相连，第一电路11的第二端与第二模块30相连，第一匹配电阻13的第一端与第一电路11的第一端相连，第一匹配电阻13的第二端与第二电路12的第一端相连，第二电路12的第二端接地。可选的，第一匹配电阻13的第一端与第一模块20相连，故当第一模块20和第二模块30中仅有一个为射频电路时，该第一模块20为射频电路。可选地，当第一模块20为射频电路时，该第二模块30可以是射频电路，也可以是射频线缆或者其他端口。可选地，第一模块20为要求端口匹配有第一特征阻抗的射频电路，也即该第一模块20的输入端口以及输出端口需要与提供第一特征阻抗的电阻相连，由于第一模块20和第二模块30级联，故通带频带外第二模块30无法向第一模块20的级联端提供第一预设阻抗，上述与第一模块20的级联端相连的第一匹配电阻13的电阻值与第一特征阻抗的阻抗值之差小于预设阈值。可选地，第一电路11和第二电路12调谐在通带频带，第一电路11在通带频带上呈低阻抗，并在带外频带上呈高阻抗；第二电路12在通带频带上呈高阻抗，并在带外频带上呈低阻抗。可选地，该第一模块20可以是滤波器、放大器、混频器等所有射频电路，也可以是射频线缆，第二模块30可以是滤波器、放大器、混频器等所有射频电路，也可以是射频线缆。其中，滤波器是通过对带外频带的信号进行抑制的方式实现滤波的射频器件，且滤波器通过在带外频带与特征阻抗失配实现对带外频带的信号进行抑制，而无论在带外频带还是在通带频带，滤波器的端口都需要匹配对应的特征阻抗，才能在带外频带和通带频带实现滤波。放大器工作时需要端口匹配有对应的特征阻抗才能稳定工作，该放大器用于对通带频带内的信号进行放大。混频器是输入至少两路信号，并根据该两路信号输出一路信号的射频器件，可选地，该混频器输出的信号频率可以是输入的两路信号频率之和、输入的两路信号频率之差或者输入的两路信号的其他组合方式。可选地，混频器也需要在端口匹配有对应的特征阻抗时才能稳定工作。示意性的，混频器的重要指标中，端口隔离性能、IP3性能、谐波特性指标等都依赖于混频器端口所匹配的特征阻抗，这些指标将影响射频系统的非线性指标、杂散响应指标、半中频抑制等性能，当混频器的级联端口在带外频带与特征阻抗失配时，则混频器端口隔离性能和IP3性能、谐波特性都达不到混频器的标称参数规格，则射频系统的非线性指标、杂散响应指标、半中频抑制等性能下降。可选地，第一模块20的输出端与级联电路10的第一电路11相连，第二模块30的输入端与级联电路10的第一电路11相连；或，第一模块20的输入端与级联电路10的第一电路11相连，第二模块30的输出端与级联电路10的第一电路相连。即，第一电路11串联在第一模块20和第二模块30之间。可选地，当第一模块20实现为射频器件，第二模块30实现为射频线缆时，该射频器件的其中一端与级联电路10的第一电路11相连，射频线缆的其中一端与级联电路10的第一电路11相连。可选地，射频器件的输出端与第一电路11相连，且射频线缆的输入端与第一电路11相连；或，射频器件的输入端与第一电路11相连，射频线缆的输出端与第一电路11相连。其中，射频器件与第一电路11连接的一段，还与第一匹配电阻13连接。其中，第一电路11可以是串联谐振电路、压电谐振器以及带通滤波器中的任意一种。可选地，当第一电路11为串联谐振电路时，第二电路12为并联谐振电路；当第一电路11为带通滤波器时，第二电路12为带阻滤波器；当第一电路11为压电谐振器时，第二电路12为并联谐振电路。可选地，当第一电路11为带通滤波器，第二电路12为带阻滤波器时，该级联电路10所提供的通带频带的带宽较宽；而当第一电路11为压电谐振器，第二电路12为并联谐振电路时，该级联电路10所提供的通带频带的带宽较窄。可选地，第一电路11和第二电路12的结构组成包括如下方式中的任意一种：第一，当第一电路11为串联谐振器且第二电路12为并联谐振器时，该第一电路11是由电容和电感串联得到的谐振电路，第二电路12为电容和电感并联得到的谐振电路；第二，当第一电路11为串联谐振电路时，该第一电路11还可以是呈感抗的集中参数器件和或呈感抗的分布参数器件，与呈容抗的集总参数器件和或呈容抗的分布参数器件串联得到的，当第二电路12为并联谐振电路时，该第二电路12还可以是呈感抗的集总参数器件和或呈感抗的分布参数器件，与呈容抗的集总参数器件和或呈容抗的分布参数器件并联得到的；第三，第一电路11为串联谐振电路，该的第一电路11还可以是在芯片内部集成的，如：该第一电路11由芯片内的键合线电感和或螺旋线电感、以及平板电容和或交指电容构成，第二电路12由芯片内的键合线电感和或螺旋线电感、以及平板电容和或交指电容构成，第一匹配电阻13可以通过芯片内部的掺杂、晶体管以及多晶硅构成。第四，该第一电路11为串联谐振电路，还可以是由多层陶瓷烧结方式构成的，如：该第一电路11由多层陶瓷烧结器件内的电容和电感构成；第一匹配电阻13也可以通过多层陶瓷烧结器件的内部或外部电阻涂层形成。第五，当第一电路11为压电谐振器时，该第一电路为电感、电容以及压电器件构成的谐振电路；当第一电路11为压电谐振器时，则通带频带的带宽较窄。可选地，该压电器件包括陶瓷和或晶体。可选地，该第一电路11还可以实现为陶瓷谐振器。综上所述，通过在级联的两个模块之间设置该级联电路，该两个模块之间至少有一个是射频电路，并在级联电路中设置第一匹配电阻用于与第一模块的特征阻抗进行匹配，当第二模块在通带频带外工作时，即使第二模块处于失配状态，第一模块也能因为与第一匹配电阻相连而实现带外频带的正常工作，保持射频电路的工作稳定、达到理想的预期级联指标、消除级间反射。上述级联电路10的工作原理如下：第一电路11和第二电路12调谐在通带频带，在该通带频带内，第一电路11呈现低阻抗，第一模块20和第二模块30之间的信号可以通过谐振在通带频带的第一电路11的低阻特性通过。当构成第一电路11的器件Q值较高时，第一电路11两端的降压较小，所以从第一模块20流经第一匹配电阻13的电流较小，在第一匹配电阻13上消耗的功率较小，第一模块20的级联端所匹配的阻抗主要由第二模块30所表现的阻抗提供，第二模块30在通带频带上表现的阻抗值与第一模块20对应的特征阻抗相近，实现了通带频带内的信号顺利通过。而在带外频带上，第一电路11呈现高阻抗，第一模块20和第二模块30之间之间被高阻抗的第一电路隔离，且第一模块20的级联端所匹配的阻抗主要由第一匹配电阻13贡献，所以在带外频带上，第一模块20的级联端可以呈现良好的匹配特性。可选地，在带外频带上，第一电路11呈现高阻抗时包括如下情况中的任意一种：第一，该第一电路11为串联谐振电路或压电谐振器时，该第一电路11在带外频带呈现高容抗和或高感抗；第二，该第一电路11为带通滤波器时，该第一电路11在带外频带呈现高传导阻抗，或呈现低对地阻抗。可选地，第一电路11和第二电路12需要准确谐调，且组成第二电路12的器件的Q值要求越高越好。可选地，当第二模块30为要求端口匹配有第二特征阻抗的射频电路时，该级联电路10中还包括：第二匹配电阻14；请参考图2，该第二匹配电阻14的第一端与第一匹配电阻13的第二端相连，第二匹配电阻14的第二端与第一电路11的第二端相连，第二匹配电阻14的电阻值与第二特征阻抗的阻抗值之差小于预设阈值。可选地，第二匹配电阻14可以与第一匹配电阻13和同一个第二电路12相连，也可以第一匹配电阻13与第二电路12相连，第二匹配电阻14与第三电路15相连，请参考图3，第二匹配电阻14的第一端与第三电路15的第一端相连，第二匹配电阻14的第二端与第一电路11的第二端相连，第三电路15的第二端接地，其中，第二模块30为要求端口匹配有第二特征阻抗的射频电路，第二匹配电阻14的电阻值与第二特征阻抗的阻抗值之差小于预设阈值，第三电路15在通带频带上呈高阻抗，并在带外频带上呈低阻抗。可选地，第三电路15的结构组成可以与第二电路12一致，如：第一电路11为串联谐振电路、第二电路12为并联谐振电路，则第三电路15为并联谐振电路。示意性的，请参考图4，其示出了本申请一个示例性实施例提供的级联电路的电路结构示意图，如图4所示，该级联电路40包括电感L1、电容C1、电感L2、电容C2、电阻R1以及电阻R2，且该级联电路40的通带频带为73MHz～79MHz。以及，电感L1的取值为100nH，电容C1的取值为47pF，该电感L1和电容C1串联得到上述串联谐振电路，电感L2的取值为48nH，电容C2的取值为95pF，该电感L2和电容C2并联得到上述并联谐振电路，电感L1的一端与第一射频电路相连，该第一射频电路要求工作时端口所匹配的第一特征阻抗为50Ω，则电阻R1的阻值为50Ω，电感L1的另一端与第二射频电路相连，该第二射频电路要求工作时端口所匹配的第二特征阻抗为50Ω，则电阻R2的阻值也为50Ω。上述图4示出的级联电路40对应的S11和S21以及斯密斯图如图5和图6所示，图5为该级联电路40对应的S11和S21的曲线图，其中，S11用于表示信号反射情况，S11的值越大，则信号反射越高，线路匹配越差，S11的值越小，则表示信号反射越小，线路匹配越好，S21用于表示信号传导特性，S21的值越大，信号传导性越好，相反，S21的值越小，则信号抑制能力越强。如图5所示，该级联电路40在通带频带内衰减小于0.6db，带内S11小于-20db，带外一个倍频程的S11小于-14db，带外第二个倍频程的S11小于-20db，带外S11的指标随着信号频率的变高而变得更好；带外一个倍频程的S21小于-7.5db。该级联电路40的斯密斯图请参考图6，全频带匹配性能优秀。可选地，在串联谐振电路以及并联谐振电路支持的前提下，电阻R1以及电阻R2的性能决定了级联电路40所能够提供匹配阻抗的带宽，当R1和R2为普通高频电阻时，该级联电路40可以提供0～10GHz的宽频带范围内优于-20db的匹配阻抗，当R1和R2使用特种高频电阻或高频优化的集成电阻时，根据电阻的特性可以提供0～20GHz、甚至0～40GHz的超宽频带范围内优于-20db的匹配阻抗。以该级联电路40应用于两个滤波器的级联之间为例进行说明，该滤波器的S11和S12曲线图如图7所示，当滤波器的两个端口匹配的阻抗为特征阻抗时，该滤波器在带内信号传导接近0db，信号正常传导，且信号反射情况较弱，而带外可以提供优于-30db的滤波性能，而带外S11的值接近0db，信号反射严重，滤波器通过带外频带的失配提供带外抑制能力，但滤波器要求即使在带外，端口匹配的阻抗也需要是特征阻抗时，才能发挥如图7所示的S21曲线所表现出的滤波特性。当两个滤波器直接级联时，则两个滤波器的级联端口无法在带外匹配到合适的特征阻抗，则滤波器的带外抑制能力将会减弱，两个级联的滤波器的带外滤波能力只能达到45db，滤波性能较差，且因为通带频带周围的频带失配，级联的滤波器通带频带失真，从而造成带内阻抗失配和带内平坦度降低，影响系统的临道抑制、阻塞等选频性能。当上述级联电路40应用于两个滤波器之间的级联时，与第一个滤波器的输出端口级联的端口向第一个滤波器的输出端口提供与之匹配的特征阻抗，与第二个滤波器的输出端口级联的端口向第二个滤波器的输入端口提供与之匹配的特征阻抗，且由于串联谐振电路的隔离作用，第一个滤波器的输出端口不会受到第二个滤波器的输入端口的带外失配的影响，同理，第二个滤波器的输入端口不会受到第一个滤波器的输出端口的带外失配的影响。级联有上述两个滤波器后得到的滤波器的性能如图8所示的S11和S21曲线，如图8所示，S11在邻近通带频带的频率上提供了小于-6db的反射，而在一个倍频程之外则提供了优于-16db的反射，带外匹配性能优秀，S21带内信号传导接近0db，信号正常传导，而带外可以提供优于-60dB的滤波性能，可以完美地发挥两个滤波器的性能。示意性的，以该级联电路40应用于滤波器和混频器之间为例进行说明，该滤波器的性能如图7所示，当滤波器和混频器应用级联电路40进行级联后，该滤波器的性能如图8所示，提供了所有频段的良好的匹配阻抗，匹配的频段包括射频频段、本振频段、中频频段以及多次谐波频段，混频器可以在所有频段工作于理想状态，混频器的端口隔离性能、IP3性能、谐波特性可以达到理想指标，也可以抑制射频单元电路的杂散信号反射，提高射频系统的非线性指标、杂散响应指标、半中频抑制等性能。应当理解的是，在本文中提及的“多个”是指两个或两个以上。“和或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“”一般表示前后关联对象是一种“或”的关系。本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求指出。应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

权利要求：1.一种级联电路，其特征在于，所述级联电路用于对第一模块20和第二模块30进行级联，所述第一模块20和所述第二模块30中的至少一个为射频电路，所述级联电路包括：第一电路11、第二电路12和第一匹配电阻13；所述第一电路11的第一端与所述第一模块20相连，所述第一电路11的第二端与所述第二模块30相连；所述第一匹配电阻13的第一端与所述第一电路11的第一端相连，所述第一匹配电阻13的第二端与所述第二电路12的第一端相连，所述第二电路12的第二端接地。2.根据权利要求1所述的电路，其特征在于，所述第一电路11和所述第二电路12调谐在通带频带；所述第一电路11在所述通带频带上呈低阻抗，并在带外频带上呈高阻抗；所述第二电路12在所述通带频带上呈高阻抗，并在所述带外频带上呈低阻抗。3.根据权利要求1所述的电路，其特征在于，所述第一模块20为要求端口匹配有第一特征阻抗的射频电路，所述第一匹配电阻13的电阻值与所述第一特征阻抗的阻抗值之差小于预设阈值。4.根据权利要求1所述的电路，其特征在于，所述电路还包括第二匹配电阻14；所述第二匹配电阻14的第一端与所述第一匹配电阻13的第二端相连，所述第二匹配电阻14的第二端与所述第一电路11的第二端相连。5.根据权利要求4所述的电路，其特征在于，所述第二模块30为要求端口匹配有第二特征阻抗的射频电路，所述第二匹配电阻14的电阻值与所述第二特征阻抗的阻抗值之差小于预设阈值。6.根据权利要求1所述的电路，其特征在于，所述电路还包括第二匹配电阻14和第三电路15；所述第二匹配电阻14的第一端与所述第三电路15的第一端相连，所述第二匹配电阻14的第二端与所述第一电路11的第二端相连，所述第三电路15的第二端接地。7.根据权利要求6所述的电路，其特征在于，所述第二模块30为要求端口匹配有第二特征阻抗的射频电路，所述第二匹配电阻14的电阻值与所述第二特征阻抗的阻抗值之差小于预设阈值；所述第三电路15在所述通带频带上呈高阻抗，并在所述带外频带上呈低阻抗。8.根据权利要求1所述的电路，其特征在于，所述第一电路11与所述第一模块20的输出端相连，所述第一电路11与所述第二模块30的输入端相连；或，所述第一电路11与所述第一模块20的输入端相连，所述第一电路11与所述第二模块30的输出端相连。9.根据权利要求1至8任一所述的电路，其特征在于，所述第一电路11为串联谐振电路，所述第二电路12为并联谐振电路；或，所述第一电路11为带通滤波器，所述第二电路12为带阻滤波器；或，所述第一电路11为压电谐振器，所述第二电路12为所述并联谐振电路。10.根据权利要求9所述的电路，其特征在于，所述第一电路11为所述串联谐振电路，所述第二电路12为并联谐振电路；所述第一电路11为电容和电感串联得到的谐振电路，所述第二电路12为所述电容和所述电感并联得到的谐振电路。11.根据权利要求9所述的电路，其特征在于，所述第一电路11为所述串联谐振电路，所述第一电路11为呈感抗的集总参数器件和或呈感抗的分布参数器件，与呈容抗的集总参数器件和或呈容抗的分布参数器件串联得到的；所述第二电路12为所述并联谐振电路，所述第二电路12为所述呈感抗的集总参数器件和或呈感抗的分布参数器件，与所述呈容抗的集总参数器件和或呈容抗的分布参数器件并联得到的。12.根据权利要求9所述的电路，其特征在于，所述第一电路11为所述串联谐振电路，所述第一电路11由芯片内部的键合线电感和或螺旋线电感，与平板电容和或交指电容构成；所述第二电路12为所述并联谐振电路，所述第二电路12由所述芯片内部的所述键合线电感和或所述螺旋线电感，与所述平板电容和或所述交指电容构成；所述第一匹配电阻13由所述芯片内部的掺杂、晶体管以及多晶硅构成。13.根据权利要求9所述的电路，其特征在于，所述第一电路11为所述串联谐振电路，所述第一电路11通过多层陶瓷烧结方式形成；所述第二电路12为所述并联谐振电路，所述第二电路12通过所述多层陶瓷烧结方式形成；所述第一匹配电阻13通过多层陶瓷烧结器件的内部电阻涂层或外部电阻涂层形成。14.根据权利要求9所述的电路，其特征在于，所述第一电路11为压电谐振器，所述第一电路11为电感、电容以及压电器件构成的谐振电路。

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