买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

申请/专利权人：三星电子株式会社

摘要：一种存储器封装包括堆叠在封装基板上的多个存储器芯片。逻辑芯片设置在多个存储器芯片和封装基板之间。逻辑芯片被配置为通过穿过多个存储器芯片的多个通孔来控制多个存储器芯片。中间芯片连接到多个通孔。中间芯片设置在多个存储器芯片与逻辑芯片之间，并且被配置为基于逻辑芯片的数据传输速率来选择多个通孔中的至少子集作为逻辑芯片与多个存储器芯片之间的数据传输路径。

主权项：1.一种存储器封装，包括：多个存储器芯片，堆叠在封装基板上；逻辑芯片，设置在所述多个存储器芯片与所述封装基板之间，所述逻辑芯片被配置为通过穿过所述多个存储器芯片的多个通孔来控制所述多个存储器芯片；连接到所述多个通孔的中间芯片，所述中间芯片设置在所述多个存储器芯片与所述逻辑芯片之间，并且被配置为基于所述逻辑芯片的数据传输速率来选择所述多个通孔中的至少子集作为所述逻辑芯片与所述多个存储器芯片之间的数据传输路径。

全文数据：存储器封装相关申请的交叉引用本申请要求2018年3月5日在韩国知识产权局提交的韩国专利申请No.10-2018-0025778的权益和优先权，其公开内容通过引用整体并入本文中。技术领域本发明构思涉及一种存储器器件，更具体地，涉及一种利用中间芯片的存储器封装和存储器器件。背景技术存储器封装可以包括多个存储器芯片，所述多个存储器芯片一起存储和输出数据。随着技术的进步，存储器封装具有更高的容量和更小的形状因子。这种高容量存储器封装非常适合于现代便携式电子设备。增加存储器封装容量的一种方式是在每个封装内包括堆叠结构的存储器芯片。发明内容一种存储器封装包括堆叠在封装基板上的多个存储器芯片。逻辑芯片设置在多个存储器芯片和封装基板之间。逻辑芯片被配置为通过穿过多个存储器芯片的多个通孔来控制多个存储器芯片。中间芯片连接到多个通孔。中间芯片设置在多个存储器芯片与逻辑芯片之间，并且被配置为：基于逻辑芯片的数据传输速率来选择多个通孔中的至少子集作为逻辑芯片与多个存储器芯片之间的数据传输路径。存储器封装包括在第一方向上堆叠的多个存储器芯片。多个存储器芯片中的每一个包括在第一方向上延伸的多个通孔。中间芯片设置在多个存储器芯片下方，并且包括驱动电路以及控制电路，驱动电路经由多个通孔与多个存储器芯片的至少子集交换数据，控制电路基于预定的数据传输速率来选择性地驱动在驱动电路中包括的多个发送器的至少子集和多个接收器的至少子集。一种存储器封装包括封装基板。多个存储器芯片堆叠在封装基板的第一区域上。处理器芯片设置在封装基板的第二区域中。逻辑芯片设置在多个存储器芯片和封装基板之间。逻辑芯片被配置为处理从处理器芯片接收的信号来控制多个存储器芯片以存储和或输出数据。中间芯片形成在与逻辑芯片的半导体管芯分离的半导体管芯中。中间芯片设置在逻辑芯片和多个存储器芯片之间。中间芯片包括接收电路和发送电路，所述接收电路对从所述多个存储器芯片接收的数据进行串行化并将经串行化的数据发送给所述逻辑芯片，所述发送电路对要存储在所述多个存储器芯片中的数据进行解串行化并将经解串行化的数据发送给所述多个存储器芯片。附图说明根据结合附图给出的以下具体实施方式，将更清楚地理解本公开的上述和其他方面和特征，在附图中：图1和图2是示出根据本发明构思的示例性实施例的存储器封装的透视示意图；图3是示出根据本发明构思的示例性实施例的存储器封装的结构的横截面图；图4是示出根据本发明构思的示例性实施例的存储器封装中包括的存储器芯片的结构的示意图；图5是根据本发明构思的示例性实施例的存储器芯片中包括的存储体阵列的电路图；图6至图8是示出根据本发明构思的示例性实施例的存储器封装的操作的透视示意图；图9是根据本发明构思的示例性实施例的存储器封装的示意性框图；图10是根据本发明构思的示例性实施例的存储器封装的示意图；图11至图13是示出根据本发明构思的示例性实施例的存储器封装的操作的图；以及图14是根据本发明构思的示例性实施例的包括存储器封装的电子设备的示意性框图。具体实施方式在描述附图中示出的本公开的示例性实施例时，为了清楚起见采用了特定术语。然而，本公开不旨在限于如此选择的特定术语，并且应理解，每个特定元件包括以类似方式操作的所有技术等同物。在下文中，将针对附图描述本发明构思的示例实施例。图1和图2是根据本公开的示例性实施例的存储器封装的示意图。参考图1，根据本公开的示例性实施例的存储器封装10可以包括多个存储器芯片20、中间芯片30、逻辑芯片40等。多个存储器芯片20、中间芯片30和逻辑芯片40可以经由多个通孔50彼此连接。多个存储器芯片20可以在竖直方向上彼此堆叠，并且均可以包括多个存储体memorybank21。多个存储体21可以存储和输出例如，调用数据，并且可以包括存储体阵列、行解码器、列解码器、读出放大器等。尽管图1的示例性实施例示出了多个存储器芯片20中的每一个包括四个存储体21，但是存储体21的数量可以根据各个存储器芯片20和各个存储体21等的容量而不同地改变。多个存储器芯片20可以基于由逻辑芯片40发送的地址命令、控制命令等来存储或输出数据。逻辑芯片40可以包括接口电路和信号处理电路等，接口电路作为物理区域PHY以与外部处理器芯片60通信，信号处理电路处理要利用处理器芯片60发送和接收的信号。根据本公开的示例性实施例，逻辑芯片40还可以包括：被配置为对包括在多个存储器芯片20中的存储体21执行测试和修复功能的电路。处理器芯片60可以是中央处理单元CPU、图形处理单元GPU和或片上系统SoC，并且处理器芯片60可以连接到逻辑芯片40以进行与之通信。处理器芯片60可以安装在封装基板上，例如多个存储器芯片20、中间芯片30和逻辑芯片40。在这方面，处理器芯片60可以被包括在存储器封装10内。备选地，处理器芯片60可以与存储器封装10分离，因此可以被单独提供。例如，当处理器芯片60包括在存储器封装10中时，处理器芯片60可以位于与逻辑芯片40相同的水平上，或者可以位于逻辑芯片40下方。中间芯片30可以设置在多个存储器芯片20和逻辑芯片40之间，并且可以选择多个通孔50的至少一部分作为数据传输路径。中间芯片30可以包括通过多个通孔50输入和输出数据的发送电路和接收电路，选择多个通孔50的至少一部分作为数据传输路径的控制电路等。在本公开的示例性实施例中，中间芯片30可以基于逻辑芯片40的数据传输速率例如，逻辑芯片40的突发长度和或带宽等，选择多个通孔的至少一部分作为数据传输路径。发送电路可以是将由逻辑芯片40发送的数据发送给多个存储器芯片20的电路。接收电路可以是接收由多个存储器芯片20输出的数据并将数据发送给逻辑芯片40的电路。在本公开的示例性实施例中，发送电路可以对从逻辑芯片40接收的数据进行解串行化，以通过多个通孔将解串行化的数据输出到多个存储器芯片20。接收电路可以串行化通过多个通孔接收的数据，并将串行化的数据输出到逻辑芯片40。连接逻辑芯片40和中间芯片30的通孔50的数量可以小于连接中间芯片30和多个存储器芯片20的通孔50的数量。通过采用中间芯片30，根据本公开的示例性实施例，多个存储器芯片20可以不需要被重新设计以适应存储器封装10的不同数据传输速率。例如，根据比较例，当多个存储器芯片20具有作为最大操作速度的第一速度并且存储器封装10具有比作为最大操作速度的第一速度慢的第二速度时，由于诸如功耗降低的原因，可以重新设计多个存储器芯片20以及逻辑芯片40以适应第二速度。根据本发明构思的示例性实施例，中间芯片30可以仅根据需要选择多个通孔50的一部分，使得多个存储器芯片20和逻辑芯片40之间的数据传输路径可以被设置为适合于各种数据传输速率。因此，其中堆叠多个存储器芯片20和中间芯片30的存储器模块可以应用于具有各种突发长度和带宽等的逻辑芯片40，而不需要进行设计改变，并且可以有效地生产具有各种规格的存储器封装10。在本公开的示例性实施例中，多个通孔50的数量可以由多个存储器芯片20的最大数据传输速率确定。例如，存储器芯片20可以分别连接到通孔50，通孔50的数量取决于最大数据传输速率例如带宽等确定，并且在实际操作中，可以取决于存储器封装10的规格，通过通孔50的整体或一部分来发送或者接收数据。因此，根据本公开的示例性实施例，多个存储器芯片20还可以分别与逻辑芯片40向后兼容，从而以低于在多个存储器芯片20的规格中指定的最大数据传输速率的速度来传输数据。参考图2，根据本公开的示例性实施例的存储器封装10A可以包括多个存储器芯片20、中间芯片30A和逻辑芯片40A等。多个存储器芯片20中的每一个可以包括多个存储体21，并且多个存储器芯片20、中间芯片30A和逻辑芯片40A可以经由多个通孔50彼此连接。如图2所示，中间芯片30A和逻辑芯片40A可以位于同一水平上。在本公开的示例性实施例中，中间芯片30A和逻辑芯片40A可以由不同的半导体管芯提供，并且可以安装在单个插入器基板上。不同的半导体管芯可以沿着单个插入器基板彼此连接。在本公开的示例性实施例中，中间芯片30A和逻辑芯片40A可以经由设置在基板内部的布线彼此连接。中间芯片30A可以设置在插入器基板的第一区域中，并且逻辑芯片40A可以设置在与第一区域不同的第二区域中。在本公开的示例性实施例中，第一区域由插入器基板的内部部分限定，并且第二区域可以被限定为至少部分地围绕第一区域的区域。逻辑芯片40A可以设置在插入器基板的一个侧面上，以高效地将逻辑芯片40A和处理器芯片60彼此连接。图3是示出根据本公开的示例性实施例的存储器封装的结构的图。参考图3，根据本公开的示例性实施例的存储器封装100可以包括多个存储器芯片110、中间芯片120、逻辑芯片130、处理器芯片140、插入器基板150、封装基板160等。多个存储器芯片110、中间芯片120和逻辑芯片130可以经由多个通孔101和微凸块102彼此连接。在本公开的示例性实施例中，多个通孔101可以被提供为硅穿通孔TSV。如图3所示，逻辑芯片130和处理器芯片140可以设置在插入器基板150上方。以与图3所示的方法不同的方式，处理器芯片140可以安装在插入器基板150上，并且逻辑芯片130也可以设置在处理器芯片140上方。设置在逻辑芯片130和处理器芯片140的下部的微凸块102可以通过插入器基板150中的布线结构151电连接到封装基板160上的第一倒装芯片凸块161。第二倒装芯片凸块162可以形成在封装基板160的下部上，并且存储器封装100可以经由第二倒装芯片凸块162向其他外部封装或半导体器件发送信号或从其他外部封装或半导体器件接收信号。逻辑芯片130的接口电路131和处理器芯片140的接口电路141可以通过设置在插入器基板150中的布线结构151交换信号。逻辑芯片130可以执行控制操作，使得多个存储器芯片110输入和输出数据，或者可以执行诸如测试多个存储器芯片110等的功能。在本公开的示例性实施例中，逻辑芯片130可以通过由处理器芯片140发送的指令来执行功能，并且可以经由中间芯片120与多个存储器芯片110通信。考虑到存储器封装100所需的数据传输速率，中间芯片120可以设置逻辑芯片130和多个存储器芯片110之间的数据传输路径。例如，中间芯片120可以参考逻辑芯片130的带宽或突发长度等选择多个通孔101的至少一部分作为数据传输路径。为此，中间芯片120可以包括通过多个通孔101输入输出数据的驱动电路、以及控制驱动电路的控制电路。在本公开的示例性实施例中，驱动电路可以包括连接到多个通孔101的多个发送器和多个接收器。例如，当逻辑芯片130的最大数据传输速率慢于多个存储器芯片110的最大数据传输速率时，控制电路可以仅接通多个发送器和多个接收器的一部分，并可以关断其他发送器和接收器。因此，仅连接到接通的发送器和接收器的通孔101的一部分可以作为数据传输路径操作。根据本公开的示例性实施例，当多个存储器芯片110的最大数据传输速率是4Gbps、并且逻辑芯片130以最大2Gbps发送数据时，中间芯片120可以选择多个通孔101中的一半作为传输路径。例如，可以根据多个存储器芯片110的最大数据传输速率来确定多个通孔101的数量。图4是示出根据本公开的示例性实施例的存储器封装中包括的存储器芯片的结构的示意图。参考图4，根据本公开的示例性实施例的存储器芯片200可以包括多个存储体210和连接区域220。多个存储体210中的每一个可以包括具有多个存储器单元在内的存储体阵列211、以及行解码器212、列解码器213、读出放大器214。在本公开的示例性实施例中，多个存储体210的部分可以被分组。如图4所示，第一存储体至第四存储体可以包括在第一存储体组BG1中，并且第五存储体至第八存储体可以包括在第二存储体组BG2中。多个存储体210可以输入输出数据，或者可以基于通过形成在连接区域220中的多个通孔发送的命令来执行测试操作、修复操作等。在本公开的示例性实施例中，命令可以包括控制命令、地址命令等。形成在连接区域220中的多个通孔可以是硅穿通孔，并且可以连接到设置在存储器芯片200上方或下方的另一存储器芯片、另一逻辑芯片等。逻辑芯片可以生成控制命令、地址命令等，或者可以从外部处理器芯片等接收控制命令、地址命令等以将该命令发送给存储器芯片200。可以基于存储器芯片200的最大数据传输速率来确定包括在连接区域220中的多个通孔的数量。另外，根据将控制命令、地址命令等发送给存储器芯片200的逻辑芯片的数据传输速率，可以改变多个通孔中实际用作数据传输路径的通孔的数量。例如，当逻辑芯片的数据传输速率等于存储器芯片200可以支持的最大数据传输速率时，在连接区域220中形成的多个通孔的整体可以用作数据传输路径。当逻辑芯片的数据传输速率慢于存储器芯片200的最大数据传输速率时，在连接区域220中形成的多个通孔中的仅一部分可以用作数据传输路径。可以通过在存储器芯片200和逻辑芯片之间连接到多个通孔的单独的中间芯片来执行在多个通孔中选择数据传输路径的操作。因此，根据本公开的示例性实施例，存储器芯片200可以在没有对存储器芯片200进行任何设计改变的情况下以存储器芯片200连接到具有各种数据传输速率例如，各种带宽、突发长度等的逻辑芯片的方式操作。在连接区域220中形成的用于确保与存储器芯片200的兼容性的多个通孔的数量可以由存储器芯片200以最大数据传输速率操作时所需的数据传输路径的数量来确定。另外，可以在逻辑芯片和存储器芯片200之间的连接到多个通孔的中间芯片中提供通过多个通孔输入输出数据的驱动电路和控制电路。图5是根据本公开的示例性实施例的存储器芯片中包括的存储体阵列的电路图。参考图5，根据本公开的示例性实施例的存储体阵列可以包括多个存储器单元MC。存储器单元MC可以设置在多个字线WL和多个位线BL相交的点处。每个存储器单元MC可以连接到单个字线WL和单个位线BL。每个存储器单元MC可以包括开关器件SW和信息存储电容器CC。在本公开的示例性实施例中，开关器件SW可以包括晶体管。晶体管的栅极端子可以连接到字线WL。晶体管的漏极和或源极端子可以分别连接到位线BL和信息存储电容器CC。包括在存储器芯片中的控制器可以对包括在多个存储器单元MC中的每一个中的信息存储电容器CC充电，或者可以经由多个字线WL和多个位线BL来对存储在信息存储电容器CC中的电荷进行放电，从而写入或擦除数据。此外，控制器可以通过读取信息存储电容器CC的电压等从多个相应的存储器单元MC读取数据。在本公开的示例性实施例中，控制器可以执行将数据重写到多个存储器单元MC的刷新操作，以防止在信息存储电容器CC中充电的电荷自然地放电并且防止数据丢失。图6至图8是根据示例实施例的存储器封装的操作的图。如图6至图8所示，存储器封装300可以包括沿垂直方向堆叠的多个存储器芯片310、以及设置在多个存储器芯片310下方的中间芯片320。多个存储器芯片310和中间芯片320可以经由多个通孔330彼此连接。在本公开的示例性实施例中，多个通孔330可以与多个存储器芯片310和中间芯片320的中心相邻地设置。中间芯片320可以基于存储器封装300的数据传输速率选择多个通孔330的部分作为操作通孔331。未被选择作为操作通孔331的剩余通孔可以被指定为非操作通孔332。中间芯片320可以包括驱动电路，该驱动电路包括连接到多个通孔330的发送电路和接收电路、以及控制驱动电路的控制电路。发送电路和接收电路可以将数据输出到多个存储器芯片310，或者通过操作通孔331接收从多个存储器芯片310输出的数据。多个通孔330的数量可以由多个存储器芯片310的数据传输速率例如，带宽确定。备选地，可以通过连接到中间芯片320的逻辑芯片的带宽来确定多个通孔330中实际用作数据传输路径的操作通孔331的数量。根据本公开的示例性实施例，当逻辑芯片的带宽是多个存储器芯片310的带宽的四分之一时，可以如图6所示地选择操作通孔331和非操作通孔332。根据本公开的示例性实施例，当逻辑芯片的带宽是多个存储器芯片310的带宽的一半时，可以如图7所示地选择操作通孔331和非操作通孔332。例如，当逻辑芯片和多个存储器芯片310的带宽彼此相同时，可以选择多个通孔的整体作为操作通孔331，如图8所示。存储器封装300的数据传输速率可以通过连接到中间芯片320的下部并控制多个存储器芯片310的逻辑芯片的规格来确定。在本公开的示例性实施例中，可以考虑多个存储器芯片310的最大数据传输速率来确定多个通孔330的数量，并且中间芯片320可以基于逻辑芯片的数据传输速率，选择多个通孔330的至少部分作为操作通孔331。因此，在将存储器封装300连接到具有不同规格的逻辑芯片时，由于不需要重新设计多个存储器芯片310，因此可以显著提高产品的生产率。图9是根据本公开的示例性实施例的存储器封装的示意性框图。参考图9，根据本公开的示例性实施例的存储器封装400可以包括中间芯片410、多个存储器芯片420和逻辑芯片430。中间芯片410、多个存储器芯片420和逻辑芯片430可以经由多个通孔彼此连接，并且多个通孔可以是硅穿通孔TSV。可以在中间芯片410、多个存储器芯片420和逻辑芯片430之间提供多个微凸块。形成在不同芯片410、420和430中的多个通孔可以通过微凸块彼此连接。逻辑芯片430可以包括接口电路431和信号处理电路432。接口电路431可以包括连接到外部处理器芯片等的物理区域PHY以与外部处理器芯片等通信。信号处理电路432可以处理通过接口电路431接收的信号以将处理后的信号发送给中间芯片410的发送电路412，或者可以处理从中间芯片410的接收电路413接收的信号以经由接口电路431向外部输出处理后的信号。多个存储器芯片420可以经由多个通孔从发送电路412接收数据以存储接收的数据，或者可以经由多个通孔将数据输出到接收电路413。多个存储器芯片420可以包括彼此堆叠的多个存储器芯片421。中间芯片410可以包括驱动电路411和控制电路414。驱动电路411可以包括发送电路412和接收电路413。发送电路412可以包括解串行器和连接到多个通孔的多个发送器。接收电路413可以包括串行器和连接到多个通孔的多个接收器。在本公开的示例性实施例中，多个通孔中的每一个可以连接到一个发送器的输出端子和一个接收器的输入端子。例如，单个发送器和单个接收器可以共享一个通孔，因此信号可以通过一个通孔双向传输。控制电路414可以选择性地接通或关断多个发送器，并且可以控制多个接收器以补偿逻辑芯片430的数据传输速率与多个存储器芯片420的数据传输速率之间的差。例如，当逻辑芯片430的数据传输速率慢于多个存储器芯片420的最大数据传输速率时，控制电路414可以关断发送器和接收器的部分。当逻辑芯片430的数据传输速率等于多个存储器芯片420的最大数据传输速率时，控制电路414可以控制所有发送器和接收器进行操作。因此，根据本公开的示例性实施例，多个存储器芯片420还可以通过与可能不支持多个存储器芯片420的最大数据传输速率的逻辑芯片430向后兼容来操作。图10是根据本公开的示例性实施例的存储器封装的示意图。参考图10，根据本公开的示例性实施例的存储器封装500可以包括中间芯片510、存储器芯片520和逻辑芯片530。在本公开的示例性实施例中，存储器芯片520可以包括彼此堆叠的多个存储器芯片。中间芯片510和存储器芯片520可以通过多个通孔540连接，并且多个通孔540可以是硅穿通孔TSV。中间芯片510和逻辑芯片530还可以通过多个通孔彼此连接，并且连接在中间芯片510和逻辑芯片530之间的通孔的数量可以小于连接在中间芯片510和存储器芯片520之间的通孔540的数量。中间芯片510可以执行对在存储器芯片520和逻辑芯片530之间交换的数据起媒介作用的功能。在本公开的示例性实施例中，存储器芯片520和逻辑芯片530可以具有彼此不同的最大带宽，并且中间芯片510可以通过以下来补偿存储器芯片520和逻辑芯片530的带宽的差：基于逻辑芯片530的带宽，选择多个通孔540的一部分作为数据传输路径。因此，根据本公开的示例性实施例，存储器芯片520还可以与具有相对窄带宽的逻辑芯片530兼容。中间芯片510可以包括多个发送器511、解串行器512、多个接收器513、串行器514、控制电路515等。参考图10，多个通孔540中的每一个可以连接到一个发送器TX的输出端子和一个接收器RX的输入端子。例如，一个发送器TX和一个接收器RX可以共享单个通孔541。解串行器512可以对从逻辑芯片530接收的数据进行解串行化，以将解串行化的数据输入到多个相应的发送器511。串行器514可以串行化由多个接收器513从存储器芯片520接收的数据，以将串行化的数据输出到逻辑芯片530。在本公开的示例性实施例中，控制电路515可以选择性地接通或关断多个相应发送器511和多个相应接收器513，以将与逻辑芯片530的带宽对应的数量的通孔540设置为数据传输路径，这将参考图11至图13进行描述。图11至图13是示出根据本公开的示例性实施例的存储器封装的操作的图。参考图11至图13，根据本公开的示例性实施例的存储器封装600可以包括多个发送器610、解串行器620、多个接收器630、串行器640、控制电路650等。多个发送器610和多个接收器630可以经由多个通孔660连接到焊盘670。焊盘670可以是设置在存储器芯片中的数据输入输出焊盘，并且多个发送器610、解串行器620、多个接收器630、串行器640和控制电路650可以包括在一个半导体管芯中。解串行器620可以对从外部逻辑芯片接收的信号进行解串行化，以将解串行化的信号输入到多个发送器610。多个发送器610可以经由多个通孔660输出数据。由多个接收器630通过多个通孔660并行接收的数据可以由串行器640串行化。串行器640可以将串行化的信号输出到逻辑芯片。多个发送器610和多个接收器630可以分别地和独立地由控制电路650驱动。如图11所示，控制电路650可以仅接通第一发送器TX1和第五发送器TX5以及第一接收器RX1和第五接收器RX5，并且可以关断剩余的发送器和接收器。因此，可以仅选择连接到存储器芯片的多个通孔660中的第一通孔TSV1和第五通孔TSV5作为数据传输路径。图11示出了连接到解串行器620和串行器640的逻辑芯片的带宽比包括多个焊盘670的存储器芯片的带宽更窄的示例。例如，在图11所示的方法中，逻辑芯片的带宽可以是存储器芯片的带宽的四分之一。随后，参考图12，控制电路650可以仅驱动第一发送器TX1、第三发送器TX3、第五发送器TX5和第七发送器TX7以及第一接收器RX1、第三接收器RX3、第五接收器RX5和第七接收器RX7，并且可以不驱动其余的接收器。因此，可以仅选择第一通孔TSV1、第三通孔TSV3、第五通孔TSV5和第七通孔TSV7作为数据传输路径。图12中所示的方法可以对应于逻辑芯片的带宽为存储器芯片的带宽的约一半的情况。图13示出了控制电路650可以驱动所有第一发送器TX1至第八发送器TX8以及第一接收器RX1至第八接收器RX8的示例。因此，可以选择第一通孔TSV1至第八通孔TSV8的整体作为数据传输路径。图13的方法可以对应于逻辑芯片的带宽等于存储器芯片的带宽的情况。如上参考图11至图13所述，在本发明构思的示例性实施例中，通过使用设置在逻辑芯片和存储器芯片之间的中间芯片，存储器芯片还可以与带宽小于存储器芯片的带宽的逻辑芯片兼容，因此可以在不需要定制设计的情况下操作。在这种情况下，可以基于存储器芯片的带宽确定通孔660的数量，使得存储器芯片还可以通过连接到带宽与存储器芯片的带宽相同的逻辑芯片来操作。为了便于描述，图11至图13示出了发送器610、接收器630和通孔660的数量分别为八个的示例，但是本发明不限于此。例如，当存储器芯片的带宽是4Gbps时，将中间芯片连接到存储器芯片的通孔的数量可以被确定为4096，并且包括在中间芯片中的相应数量的发送器和接收器也可以是4096个。例如，当逻辑芯片的带宽小于存储器芯片的最大带宽时，中间芯片可以仅接通发送器和接收器的一部分。例如，当逻辑芯片的带宽是2Gbps时，可以仅选择性地驱动包括在中间芯片中的发送器和接收器中的2048个。另外，当逻辑芯片的带宽是1Gbps时，可以仅选择性地驱动包括在中间芯片中的发送器和接收器中的1024个。例如，当根据存储器芯片的带宽设计的通孔的数量是N时，包括在中间芯片中的发送器和接收器的数量也可以是N.中间芯片可以选择N个通孔的至少一部分例如，子集以将所选择的通孔设置为数据传输路径。可以根据存储器芯片的带宽与逻辑芯片的带宽的比率来确定在数据传输路径中包括的通孔的数量。图14是根据本公开的示例性实施例的包括存储器封装的电子设备的示意性框图。根据图14所示的本公开的示例性实施例，电子设备1000可以包括显示器1010、通信单元1020、存储器1030、处理器1040、输入输出单元1050等。诸如显示器1010、通信单元1020、存储器1030、处理器1040、输入输出单元1050等的组件可以经由总线1060彼此通信。除了上述组件之外，电子设备1000还可以包括电源、端口等。处理器1040可以执行特定的运算、命令、任务等。处理器1040可以是中央处理单元CPU、微处理器单元MCU、应用处理器AP等，并且可以经由总线1060与诸如显示器1010、通信单元1020、存储器1030、输入输出单元1050等的其他组件通信。包括在图14示出的电子设备1000中的存储器1030可以包括根据本公开的各种示例性实施例的存储器器件。在示例中，存储器1030可以被实现为根据上面参考图1至图13描述的本公开的各种示例性实施例的存储器封装。存储器1030可以包括彼此堆叠的多个存储器芯片、将控制命令和地址命令传送到多个存储器芯片的逻辑芯片、选择多个通孔的至少一部分作为逻辑芯片与多个存储器芯片之间的数据传输路径的中间芯片等。中间芯片可以基于存储器1030的带宽、突发长度等选择性地接通或关断连接到多个通孔的多个相应发送器和接收器，从而设置适合于运行速度的数据传输路径。如上所述，根据本公开的示例性实施例，多个存储器芯片可以垂直堆叠，并且中间芯片可以连接在控制多个存储器芯片的逻辑芯片与多个存储器芯片之间。中间芯片可以基于逻辑芯片的数据传输速率，选择连接到多个存储器芯片、逻辑芯片和中间芯片的多个通孔的至少一部分作为数据传输路径。因此，在生产具有各种数据传输速率的存储器封装中，可以仅重新设计逻辑芯片而非多个存储器芯片，从而实现存储器封装并因此提高产品的生产率。尽管以上已经示出和描述了本公开的示例性实施例，但是对于本领域技术人员来说显然的是，在不脱离本发明构思的范围的情况下，可以进行修改和变型。

权利要求：1.一种存储器封装，包括：多个存储器芯片，堆叠在封装基板上；逻辑芯片，设置在所述多个存储器芯片与所述封装基板之间，所述逻辑芯片被配置为通过穿过所述多个存储器芯片的多个通孔来控制所述多个存储器芯片；连接到所述多个通孔的中间芯片，所述中间芯片设置在所述多个存储器芯片与所述逻辑芯片之间，并且被配置为基于所述逻辑芯片的数据传输速率来选择所述多个通孔中的至少子集作为所述逻辑芯片与所述多个存储器芯片之间的数据传输路径。2.根据权利要求1所述的存储器封装，其中，所述中间芯片被配置为基于所述逻辑芯片的带宽来选择所述多个通孔的子集作为所述数据传输路径。3.根据权利要求2所述的存储器封装，其中，随着所述逻辑芯片的带宽增大，在所述子集内包括的通孔的数量增大。4.根据权利要求1所述的半导体封装，其中，所述中间芯片包括：驱动电路，连接到所述多个通孔，并且被配置为与所述多个存储器芯片交换数据；以及控制电路，被配置为控制所述驱动电路以选择所述多个通孔的子集。5.根据权利要求4所述的半导体封装，其中，所述驱动电路包括：解串行器，被配置为对从所述逻辑芯片接收的数据进行解串行化；多个发送器，被配置为将由所述解串行器输出的数据发送给所述多个通孔的至少子集；多个接收器，被配置为经由所述数据传输路径从所述多个通孔的子集接收数据；以及串行器，被配置为对由所述多个接收器接收的数据进行串行化。6.根据权利要求5所述的存储器封装，其中，所述控制电路分别选择性地驱动所述多个发送器和所述多个接收器，以选择所述多个通孔的子集。7.根据权利要求5所述的存储器封装，其中，所述多个通孔中的每一个连接到所述多个发送器中的一个的输出端子和所述多个接收器中的一个的输入端子。8.根据权利要求1所述的存储器封装，其中，所述多个通孔包括：多个第一通孔，将所述多个存储器芯片和所述中间芯片彼此连接；以及多个第二通孔，将所述中间芯片和所述逻辑芯片彼此连接。9.根据权利要求8所述的存储器封装，其中，所述多个第二通孔的数量小于或等于所述多个第一通孔的数量。10.根据权利要求1所述的存储器封装，还包括多个微凸块，所述多个微凸块将所述多个通孔彼此连接。11.根据权利要求1所述的存储器封装，还包括：插入器基板，设置在所述封装基板与所述逻辑芯片之间。12.根据权利要求1所述的存储器封装，其中，所述逻辑芯片包括：接口电路，连接到外部控制器；以及信号处理电路，处理向所述外部控制器发送的和从所述外部控制器接收的信号。13.根据权利要求1所述的存储器封装，其中，所述多个存储器芯片中的每一个包括多个存储体，并且所述多个存储体中的每一个包括行解码器、列解码器和读出放大器。14.根据权利要求1所述的存储器封装，其中，所述中间芯片设置在所述多个存储器芯片下方并且设置在所述逻辑芯片的上部。15.根据权利要求1所述的存储器封装，其中，所述中间芯片和所述逻辑芯片形成在不同的半导体管芯中，并且所述中间芯片和所述逻辑芯片安装在单个插入器基板上并且彼此连接。16.一种存储器封装，包括：在第一方向上堆叠的多个存储器芯片，所述多个存储器芯片中的每一个包括在所述第一方向上延伸的多个通孔；以及中间芯片，设置在所述多个存储器芯片下方，并且包括驱动电路和控制电路，所述驱动电路经由所述多个通孔与所述多个存储器芯片的至少子集来交换数据，所述控制电路基于预定的数据传输速率来选择性地驱动在所述驱动电路中包括的多个发送器的至少子集和多个接收器的至少子集。17.根据权利要求16所述的存储器封装，其中，所述多个通孔中的每一个连接到所述多个发送器中的一个和所述多个接收器中的一个。18.根据权利要求16所述的存储器封装，其中，所述数据传输速率由逻辑芯片确定，所述逻辑芯片连接到所述中间芯片并控制所述多个存储器芯片存储和或输出数据。19.根据权利要求18所述的存储器封装，其中，所述控制电路基于所述逻辑芯片的突发长度来选择性地驱动所述多个发送器中的至少子集和所述多个接收器中的至少子集。20.一种存储器封装，包括：封装基板；多个存储器芯片，堆叠在所述封装基板的第一区域上；处理器芯片，设置在所述封装基板的第二区域中；逻辑芯片，设置在所述多个存储器芯片与所述封装基板之间，所述逻辑芯片被配置为处理从所述处理器芯片接收的信号，以控制所述多个存储器芯片存储和或输出数据；以及形成在与所述逻辑芯片的半导体管芯分离的半导体管芯中的中间芯片，所述中间芯片设置在所述逻辑芯片与所述多个存储器芯片之间，并且包括接收电路和发送电路，所述接收电路对从所述多个存储器芯片接收的数据进行串行化并将经串行化的数据发送给所述逻辑芯片，所述发送电路对要存储在所述多个存储器芯片中的数据进行解串行化并将经解串行化的数据发送给所述多个存储器芯片。

百度查询： 三星电子株式会社 存储器封装