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申请/专利权人：芯启源(上海)半导体科技有限公司

摘要：本发明的可SerDes接口信号识别的FPGA原型验证平台，通过使用了RTL代码实现机器学习算法，并用由XilinxMGT接收模块输出的并行数据作为训练集进行训练，最终得出电路输入状态的预测模型，再基于该预测模型对输入模型的信号进行预测，并根据该预测结果恢复为输入所述加扰模块前由平台上的SerDes接口接收的串行数据；本发明有效的避免了由于部分MGT电路内部设计问题，使得电路识别输入为不定态，最终会产生错误的输出结果，对原型验证干扰问题的出现，方便在FPGA原型验证过程中能过清晰地掌握信号的输入状态，也可以及时的对输入进行调整，优化了整个流程。

主权项：1.一种可SerDes接口信号识别的FPGA原型验证平台，所述平台包括：加扰模块，用于对输入的由SerDes接口接收的串行数据进行加扰，以获得加扰后的并行数据；XilinxMGT发送模块，连接所述加扰模块，用于将加扰后的并行数据转为串行数据；XilinxMGT接收模块，连接所述XilinxMGT发送模块，用于将由XilinxMGT发送模块获得的串行数据转为并行数据，以获得信号状态识别输入数据；信号状态识别模块，连接所述XilinxMGT接收模块，用于基于经过训练的信号状态预测模型，根据所述信号状态识别输入数据获得对应的信号状态识别结果；所述信号状态预测模型采用BP算法，包括：赋予不同权值的输入层结构、隐藏层结构以及输出层结构；解扰模块，连接所述XilinxMGT接收模块以及信号状态识别模块，用于显示所述信号状态识别结果，并基于所述信号状态识别结果将所述信号状态识别输入数据恢复为输入所述加扰模块的串行数据；所述解扰模块包括：显示子模块，用于显示所述信号状态识别结果；串行数据恢复子模块，用于根据所述信号状态识别结果将所述信号状态识别输入数据恢复为输入所述加扰模块前的串行数据；所述串行数据恢复子模块包括：非正常状态更正单元，用于当所述信号状态识别结果为非正常状态结果时，基于该非正常状态结果对所述信号状态识别输入数据进行更正，获得更正的并行数据；解扰单元，连接所述非正常状态更正单元，用于当所述信号状态识别结果为正常状态结果，对所述信号状态识别输入数据进行解扰，以恢复获得输入所述加扰模块前的串行数据；或将由所述非正常状态更正单元更正的并行数据进行解扰，以恢复获得输入所述加扰模块前的串行数据。

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