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申请/专利权人：广州拓尔微电子有限公司
摘要：本发明公开了一种基于延迟多次采样的低功耗时间数字转换器电路，包括：输入控制电路、多相环形振荡器、相位锁存阵列、可调延迟线、第一时钟计数器、第二时钟计数器和数字逻辑电路，多相环形振荡器用于产生N相时钟信号，第一时钟计数器、第二时钟计数器用于进行时钟信号周期的粗计数；可调延迟线对经过可调延迟线的第i相时钟信号与未经过可调延迟线的第i+1相时钟信号进行时间同步比较；相位锁存阵列包括M个相位锁存器，数字逻辑电路根据时间比较结果对可调延迟线的延迟时间进行调整，根据细计数量化值和粗计数的锁存值计算量化结果。本发明能够降低需要的时钟频率，提高测量分辨率。
主权项：1.一种基于延迟多次采样的低功耗时间数字转换器电路，其特征在于，包括：输入控制电路、多相环形振荡器、相位锁存阵列、可调延迟线、第一时钟计数器、第二时钟计数器和数字逻辑电路；所述输入控制电路用于在接收STARTSTOP信号时控制所述多相环形振荡器开始停止工作，并向所述可调延迟线和所述相位锁存阵列输出采样信号；所述多相环形振荡器用于产生N相时钟信号，并将N相时钟信号输出至所述所述相位锁存阵列、所述可调延迟线，所述第一时钟计数器和所述第二时钟计数器；所述第一时钟计数器、所述第二时钟计数器用于进行时钟信号周期的粗计数，并输出至所述数字逻辑电路；所述可调延迟线用于使用采样信号产生抽头采样信号串，并将上述的抽头采样信号串输入相位锁存器阵列，以及对经过可调延迟线的第i相时钟信号与未经过可调延迟线的第i+1相时钟信号进行时间同步比较，并将时间比较结果输出至所述数字逻辑电路，其中1≤i＜N；所述相位锁存阵列包括M个相位锁存器，每个相位锁存器用于锁存一个抽头采样信号对应的N相时钟信号的值，并基于输入的所述N相时钟信号和对应的抽头采样信号输出细计数量化值；所述数字逻辑电路用于根据所述时间比较结果对所述可调延迟线的延迟时间进行调整，使经过延时后的第i相时钟信号的上升沿与未经过延时的第i+1相时钟信号的上升沿同步，以及根据所述细计数量化值和所述粗计数的锁存值计算量化结果。
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权利要求：
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