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申请/专利权人：上海芯璐科技有限公司

摘要：本公开提供了一种FPGA位流下载信号的电路结构及其配置方法。该FPGA位流下载信号的电路结构包括：可配置逻辑块，被设置在FPGA电路上成阵列；主绕线，被设置成通过主绕线将全局信号传递到可配置逻辑块阵列的边缘；子绕线，被设置成通过子绕线与主绕线连接而将来自主绕线的全局信号传递到处于可配置逻辑块阵列边缘的可配置逻辑块，并且子绕线被设置成从可配置逻辑块阵列边缘的可配置逻辑块开始依次串联相邻的可配置逻辑块直至串联FPGA电路上的所有可配置逻辑块。本公开还提供了对应的配置方法。本公开的电路结构相较于现有技术合理优化绕线资源，缩减FPGA内核面积，并且利于实现全局一次性配置。

主权项：1.一种FPGA位流下载信号电路结构，包括由可配置逻辑块组成的FPGA电路，其特征在于，还包括：所述可配置逻辑块，被设置在所述FPGA电路上成m行和n列的阵列，其中m和n均为正整数，并且m和或n大于等于二；主绕线，被设置成通过所述主绕线将全局信号传递到所述可配置逻辑块阵列的边缘；子绕线，被设置成通过所述子绕线与所述主绕线连接而将来自所述主绕线的全局信号传递到处于所述可配置逻辑块阵列边缘的可配置逻辑块，并且所述子绕线被设置成从所述可配置逻辑块阵列边缘的所述可配置逻辑块开始依次串联相邻的所述可配置逻辑块直至串联所述FPGA电路上的所有可配置逻辑块；其中，所述子绕线串联所述电路结构上的所有可配置逻辑块的方式包括：所述子绕线被设置成从所述可配置逻辑块阵列边缘中第1行第1列的所述可配置逻辑块开始依次串联第1行相邻的所述可配置逻辑块直至第1行第n列的所述可配置逻辑块，再串联至相邻第2行第n列的所述可配置逻辑块，并且从第2行第n列的所述可配置逻辑块开始依次串联第2行相邻的所述可配置逻辑块直至第2行第1列的所述可配置逻辑块，直至将所述FPGA电路上的所有可配置逻辑块依次串联；或者所述子绕线被设置成从所述可配置逻辑块阵列边缘中第1行第1列的所述可配置逻辑块开始依次串联第1列相邻的所述可配置逻辑块直至第m行第1列的所述可配置逻辑块，再串联至相邻第m行第2列的所述可配置逻辑块，并且从第m行第2列的所述可配置逻辑块开始依次串联第2列相邻的所述可配置逻辑块直至第1行第2列的所述可配置逻辑块，直至将所述FPGA电路上的所有可配置逻辑块依次串联；或者所述子绕线被设置成从所述可配置逻辑块阵列边缘中的一行所有的所述可配置逻辑块开始沿列方向依次串联相邻的所述可配置逻辑块直至将所述FPGA电路上的所有可配置逻辑块依次串联；或者所述子绕线被设置成从所述可配置逻辑块阵列边缘中的一列所有的所述可配置逻辑块开始沿行方向依次串联相邻的所述可配置逻辑块直至将所述FPGA电路上的所有可配置逻辑块依次串联。

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