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申请/专利权人：电子科技大学

摘要：本发明公开了一种基于FPGA的HEVC变换系数码率估计装置及方法，所述装置包括：系数扫描模块、缓冲模块、取绝对值模块、语法元素处理模块、码率估计模块。本发明为HEVC编码器率失真优化计算提供一种并行度高、效率高的码率估计方法，可以快速估计码率，以满足并行化计算以及适应多种大小尺寸变换块的需求的前提下获得与精确码率计算接近的性能，采用基于查表和线性估计的两种方法，免去了熵编码中更新上下文模型和算术编码过程，既减少了资源消耗也提升了码率计算速度，且支持并行计算，适用于多个不同大小尺寸变换块同时进行码率估计，适用于基于FPGA的HEVC编码器等需要高吞吐率的场合。

主权项：1.一种基于FPGA的HEVC变换系数码率估计装置，包括：系数扫描模块、缓冲模块、取绝对值模块、语法元素处理模块、码率估计模块；系数扫描模块分别于缓冲模块、语法元素处理模块连接，缓冲模块与取绝对值模块连接，取绝对值模块与语法元素处理模块连接，语法元素处理模块与码率估计模块连接；所述码率估计装置输入为变换块，即经过变换和量化后的系数块，变换块大小为4×4、8×8、16×16、32×32共四种尺寸，每次固定输入四个变换系数直到完成一个完整大小变换块；所述系数扫描模块包括：计数器、输出缓冲模块、扫描序号模块，5个或计算模块，4个比较模块；系数扫描模块用于扫描输入系数，得到变换块内的最后一个非零系数的坐标位置；系数扫描模块中的计数器分别于输出缓存模块与扫描模块连接，输入的系数与5个或计算模块OR0～OR4连接，扫描序号模块与或计算模块连接到4个比较模块当中，所有结果最终连接到输出缓冲模块；计数器模块用于记录每个输入数据的顺序与个数，扫描序号模块将计数值转换成输入数据的扫描顺序，输出缓存模块用于暂时存储数据；5个或计算模块中OR0～OR3用于计算当前输入系数是否为零，OR4用于计算所有输入系数是否为零；4个比较器中的COMP0～COMP3用于计算四个系数中坐标最大的系数，COMP4用于计算新旧系数之中坐标最大的系数；所述缓冲模块用于克服输入顺序与扫描顺序不一致问题，将输入的变换数据暂时存储，然后在输出数据时，按扫描顺序输出数据；所述取绝对值模块用于计算变换系数的正负符号与绝对值大小；所述语法元素处理模块用于将非零变换系数的位置信息和数值信息转换为特定的语法元素信息，用作后续估计码率，语法元素处理模块用一个状态机来实现；用状态机将非零系数位置信息和系数数值信息转换为语法元素信息，语法元素信息包括：语法元素数值syntax_value、语法元素模型起始编号syntax_id和语法元素模型类型syntax_type；所述码率估计模块包括：二进制化模块、寄存器、概率估计表模块、本地上下文模型模块、累加器、选择器；用于估计每一个语法元素的码率；码率估计模块中的二进制化模块连接到寄存器中，寄存器分两路，一路进行线性估计连接到选择器，另一路进行查表估计连接到本地上下文模型模块与概率估计表模块，概率估计表连接到选择器，选择器连接到累加器中；二进制化模块用二进制化方法将语法元素转换成二进制串，寄存器用于暂时存储二进制串并输出二进制串的每一位，本地上下文模型模块用于同步全局上下文模型的状态，概率估计表模块存储码率表以供查表得到码率，选择器用于选择查表估计或者线性估计的码率，累加器则将所有语法元素估计后码率进行累加，输出最终的码率。

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