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申请/专利权人：辽宁大学

摘要：本发明涉及一种采用双通道技术的用于电源和地之间ESD保护的Power Clamp。采用的技术方案是：包括RC触发的检测电路，R1和C构成ESD监测电路，放在VDD和VSS之间，反相器Ⅰ放在RC监测电路之后，输入端和Filter节点相连，输出端和反相器Ⅱ相连，反相器Ⅱ的输出端和PMOS1的栅相连，NMOS1的栅接地，NMOS1的漏和PMOS1的漏相连然后接BIGFET的栅，BIGFET的栅同时通过一电阻R接地。本发明的新型Power Clamp采用双通道技术，RC时间常数仅仅需要10-50ns，可以大大减小Power Clamp的版图面积。

主权项：采用双通道技术的用于电源和地之间ESD保护的Power Clamp，包括在VDD（1）和VSS（2）之间设有RC触发的检测电路，其特征在于：所述的检测电路包括PMOS1（3）、NMOS1（4）、电阻R2（5）和BigFET（6），并具有Filter节点（ 7）、INV1OUT节点（8）、INV2OUT节点（9）和BigFET栅节点（10）；R1和C构成ESD监测电路，放在VDD（1）和VSS（2）之间，反相器Ⅰ（11）放在RC监测电路之后，反相器Ⅰ（11）的输入端和Filter节点（7）相连，输出端和反相器Ⅱ（12）相连，反相器Ⅱ（12）的输出端和PMOS1（3）的栅相连，NMOS1（4）的栅接地，NMOS1（4）的漏和PMOS1（3）的漏相连然后接BIGFET（6）的栅，BIGFET（6）的栅同时通过电阻R2（5）接地。

全文数据：采用双通道技术的用于电源和地之间ESD保护的PowerCIamp技术领域[0001] 本发明涉及可用于65nm半导体工艺的电源和地之间ESD保护的PowerClamp，特别涉及一种节省面积的电阻电容触发的Powerclamp电源和地之间的钳位电路。背景技术[0002]半导体加工技术能够生产极小型的晶体管。这些微型晶体管具有很薄的氧化绝缘层，其容易被静电损坏。因此，当手持这些半导体装置时需要特别小心。[0003] 静电放电ESD，ElectronStaticDischarge是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时10ns到lus。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。[0004] ESD现象的模型主要有四种:人体放电模型HBM、机械放电模型MM、器件充电模型CDM以及电场感应模型FIM。对一般集成电路产品来说，一般要经过人体放电模型，机械放电模型以及器件充电模型的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。[0005] 一般的RC触发的PowercIamp，基于RC时间常数的控制电路被设计用来控制匪OS器件的导通，该NMOS器件的漏极drain连接到VDD，其源极source连接到VSS。当有ESD电压出现跨在VDD与VSS电源线之间时，该NMOS器件即会被导通而在VDD与VSS之间形成一暂时性的低阻抗通路，ESD放电电流即由该NMOS器件泄放掉。利用此ESD箝制电路，可以有效地防护VDD对VSS的ESD放电。[0006] 一般的RC触发的Powerclamp，为了达到有效的泄放ESD电流，RC时间常数需要设计为0.5us-lus，如此大的RC时间常数需要比较大的电容和电阻，于是在集成电路版图设计时，R和C需要比较大版图面积，造成浪费。发明内容[0007] 本发明的目的是提供一种采用双通道技术的用于电源和地之间ESD保护的PowerClamp，此新型Powerclamp的RC时间常数可以设置很小，只要检测到ESD脉冲即可泄放ESD电流，可以大大减小Powerclamp的版图面积。[0008] 本发明采用的技术方案是:采用双通道技术的用于电源和地之间ESD保护的PowerClamp，包括在VDD和VSS之间设有RC触发的检测电路，所述的检测电路包括PMOS1、NMOS1、电阻R2和BigFET，并具有Filter节点、INV10UT节点、INV20UT节点和BigFET栅节点；Rl和C构成ESD监测电路，放在VDD和VSS之间，反相器I放在RC监测电路之后，反相器I的输入端和Filter节点相连，输出端和反相器Π相连，反相器Π的输出端和PM0S1的栅相连，NM0S1的栅接地，NMOSI的漏和PMOSI的漏相连然后接BIGFET的栅，BIGFET的栅同时通过电阻R2接地。[0009] 上述的采用双通道技术的用于电源和地之间ESD保护的PowerClamp，所述的PM0S1用于在ESD脉冲到达初期，PM0S1开启，BigFET栅节点为高电压，BigFET开启泄放ESD电流。[00Ί0]上述的采用双通道技术的用于电源和地之间ESD保护的PowerClamp，所述的NMOSl用于在脉冲到达，过了RC时间常数之后，仍然保持BigFET开启泄放ESD电流。[0011] 上述的采用双通道技术的用于电源和地之间ESD保护的PowerClamp，所述的电阻R2用于在电路正常上电的情况下，使BigFET栅节点电压为低电平，BigFET关闭，不会产生漏电。[0012] 上述的采用双通道技术的用于电源和地之间ESD保护的PowerClamp，RC检测电路的RC时间常数设置为10-50ns。[0013] 上述的采用双通道技术的用于电源和地之间ESD保护的PowerClamp，RC检测电路的RC时间常数设置为20ns。[0014] 本发明的有益效果是:本发明的Powerclamp采用双通道技术，RC时间常数仅仅需要10-50ns，可以大大减小Powerclamp的版图面积。本发明的RC检测电路采用双通道，一个通道用来到导通BigFET,泄放ESD电流，另外一个通道用来维持BigFET导通0.5us-lus，从而可以有效地泄放ESD全部电流。附图说明[0015]图1是本发明的结构示意图。[0016] 图2是spice仿真HBM2000VESD脉冲情况下，本发明的Powerclamp的开启情况。具体实施方式[0017] 如图1所示，一种采用双通道技术的用于电源和地之间ESD保护的PowerClamp，包括在VDDI和VSS2之间设有RC触发的检测电路，所述的检测电路包括PM0S13、匪OSl4、电阻R25和BigFET6，并具有Filter节点7、INV10UT节点8、INV20UT节点9和BigFET栅节点10;R1和C构成ESD监测电路，放在VDDI和VSS⑵之间，反相器I11放在RC监测电路之后，反相器I11的输入端和Filter节点7相连，输出端和反相器Π12相连，反相器Π12的输出端和PMOSI3的栅相连，匪OSI4的栅接地，匪OSI4的漏和PM0S1⑶的漏相连然后接BIGFET6的栅，BIGFET6的栅同时通过电阻R25接地。[0018] 如图1所示，Fi11er节点为RC网络节点，用来检测HBM脉冲，HBM脉冲来了之后，此节点输出一正电压。INVlOUTf点为反相器I输出节点，INV20UT节点为反相器Π输出节点。[0019] 当ESD脉冲施加在VDD和VSS之间，RC检测电路检测到信号，Filter节点为低电压，INV10UT节点为高电压，INV20UT为低电压，PM0S1开启，BigFET栅节点为高电压，BigFET开启导通ESD电流。[0020] 当RC时间常数20ns之后，Filter节点为高电压，INV10UT节点为低电压，INV20UT为高电压，PM0S1关闭，但是NM0S1也关闭，BigFET栅节点还为高电压，BigFET继续开启泄放ESD电流。[0021] 如图1所示的采用双通道技术的用于电源和地之间ESD保护的PowerClamp，所述的PM0S13的作用是在ESD脉冲到达初期，PM0S13开启，BigFET栅节点10为高电压，BigFET6开启泄放ESD电流。[0022] 如图1所示的采用双通道技术的用于电源和地之间ESD保护的PowerClamp，所述的NM0S1⑷的作用是在ESD脉冲到达，过了RC时间常数20ns之后，仍然保持BigFET6开启泄放ESD电流。[0023] 如图1所示的采用双通道技术的用于电源和地之间ESD保护的PowerClamp，所述的电阻R25的作用是用来在电路正常上电PowerON的情况下，使BigFET栅节点10电压为低电压，BigFET6关闭，不会产生漏电。[0024] 如图1所示，采用双通道技术的用于电源和地之间ESD保护的PowerClamp，此电路的RC时间常数仅仅为20ns左右，可以大大减小版图设计面积。[°°25]如图2所示，采用Cadencesprectre仿真所得的HBM2000V脉冲下各个节点的电压和电流情况。在HBM脉冲下，0-0.6us时间间隔内，BigFET栅电压为高电平大于0.5V，BigFET开启泄放ESD电流。可以看到BigFET电流泄放了全部电流。

权利要求：1.采用双通道技术的用于电源和地之间ESD保护的电源钳制电路，包括在电源VDDI和地VSS2之间设有RC触发的检测电路，其特征在于:所述的检测电路包括PMOSI3、NMOSl4、电阻R25和BigFET6，并具有Filter节点7、INV10UT节点8、INV20UT节点9和BigFET栅极节点10;Rl和C构成ESD的RC监测电路，放在VDDI和VSS2之间，其中FiIter节点7为Rl和C连接处，反相器III放在RC监测电路之后，反相器III的输入端和Filter节点7相连，输出端和反相器Π12的输入端相连，反相器Π12的输出端和PMOSl3的栅极相连，NMOSl⑷的栅极接地，NMOSl⑷的漏极和PMOSl3的漏极相连然后接BigFET6的栅极，PMOSl⑶的源极接电源，NMOSl⑷的源极接地，BigFET6的栅极同时通过电阻R25接地；所述的PMOSl3用于在ESD脉冲到达初期，PMOSl3开启，BigFET栅极节点10为高电压，BigFET6开启泄放ESD电流；所述的匪OSl⑷用于在ESD脉冲到达，过了RC监测电路的RC时间常数之后，仍然保持BigFET6开启泄放ESD电流；所述的电阻R25用于在电路正常上电的情况下，使BigFET栅极节点10电压为低电平，BigFET6关闭，不会产生漏电；RC监测电路的RC时间常数设置为10-50ns。2.如权利要求1所述的采用双通道技术的用于电源和地之间ESD保护的电源钳制电路，其特征在于:RC监测电路的RC时间常数设置为20ns。

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