买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

申请/专利权人：哈尔滨工程大学

摘要：本发明涉及一种基于AVALON总线的以太网数据传输系统及方法，属于嵌入式控制技术领域。本发明通过在FPGA的可编程片上系统中添加符合AVALON总线协议规范的自定义IP核，通过NiosⅡ软核处理器进行控制，能实现上位机和FPGA片内信号处理模块之间通过以太网端口进行双向数据传输。本发明在使用软件程序对以太网控制器W5500进行灵活控制的同时，通过合理利用AVALON总线控制信号，解决了NiosⅡ处理器和信号处理模块的数据速率不匹配的问题，有效解决了传输数据的丢失与冗余传输；本发明通过自定义IP核，解决了传统PIO核传输数据效率低且不能连续传输的问题，利用适当的控制信号实现了数据的双向传输，具有连续传输数据不中断的优点，应用前景广泛。

主权项：1.一种基于AVALON总线的以太网数据传输系统的AVALON总线的以太网数据传输方法，其特征在于，包括以下步骤：步骤1、通过NiosⅡ处理器控制W5500与上位机建立以太网连接；在系统初始化过程中，NiosⅡ处理器通过PIO核控制W5500，配置其工作模式、物理地址、IP地址、端口号、网关、掩码，使上位机和W5500建立起正常的TCPIP网络连接；步骤2、上位机向W5500发送数据；通过操作上位机，按照TCPIP协议，向W5500发送信号处理模块需要处理的数据；步骤3、NiosⅡ处理器从W5500接收数据；NiosⅡ处理器中的程序在执行过程中，不断对W5500的状态进行检测，如果接收到上位机发来的数据，立刻再将数据发送到AVALON总线，在首位数据传输之前，将一路控制信号a置有效，在末位数据传输完毕后置回无效，信号a使用与数据不同的总线地址，用于指示数据是否传输完成的状态；步骤4、AVALON总线向FIFOⅠ中依次写入数据；根据AVALON总线协议，在步骤3中，NiosⅡ处理器每向AVALON总线发送一个数据avs_writedata，会产生对应的写请求信号avs_write；在FIFOⅠ的控制信号中，写时钟wrclk与NiosⅡ处理器系统时钟csi_clk相同，写使能信号wrreq由AVALON总线的写请求信号avs_write延时产生，根据异步FIFO工作特性，wrclk和wrreq同时有效时，向FIFOⅠ数据输入端口中写入一个数据avs_writedata，这能保证FIFO不会写入冗余数据，也能保证不会丢失数据；AVALON总线协议中，写请求信号avs_write是伴随在数据avs_writedata输出时刻的前一时钟周期产生的，而FIFOIP核的写数据时序要求写使能信号wrreq在数据输入的同时产生，所以在上述过程中，将AVALON总线的写请求信号avs_write信号引出后，不能直接赋予FIFOⅠ的写使能信号wrreq，而应该先做2个时钟的延时再赋予wrreq；步骤5、信号处理模块从FIFOⅠ内依次读出数据；数据全部存入FIFOⅠ后，FPGA片内信号处理模块读取FIFOⅠ中的数据，进行数据处理；信号处理模块读取FIFOⅠ的数据时，FIFOⅠ的读时钟rdclk与信号处理模块时钟clk相同，数据处理模块中的信号在步骤3中控制信号a的作用下，确保数据全部写入后将FIFOⅠ读使能信号rdreq置有效，使信号处理模块从FIFOⅠ中数据输出端口q读出数据至寄存器signal_data_in，直至FIFOⅠ被读空后停止；步骤6、信号处理模块将处理结果数据写入FIFOⅡ；信号处理模块向上位机发送数据时，首先按照与步骤5的方法向FIFOⅡ内写入数据，在FIFOⅡ的控制信号中，写时钟wrclk与信号处理模块的时钟clk相同，数据处理模块中的信号wren控制FIFOⅡ写使能信号wrreq在需要写入数据时置有效，将数据signal_data_out依次写入FIFOⅡ，同时，该步骤需要在写入数据结束后产生一个周期的中断信号irq①，该中断信号指示能进行步骤7，并在步骤8中使用；步骤7、AVALON总线从FIFOⅡ中依次读出数据；数据全部存入FIFOⅡ后，AVALON总线从FIFOⅡ中读取数据，发送到W5500中；在此步骤中，FIFOⅡ的读时钟rdclk与AVALON总线的系统时钟csi_clk相同，读使能信号rdreq由AVALON总线的读请求信号avs_read直接引出得到，两者同时有效时，FIFOⅡ数据输出端口输出一个数据至AVALON总线的avs_readdata；同时，该步骤需要在FIFOⅡ读空时由rdempty端口产生一个周期的中断信号irq②，在步骤8中使用；步骤8、NiosⅡ处理器从AVALON总线接收数据；如果有数据通过AVALON总线传送到上位机时，需要执行中断操作，中断信号由步骤6中的中断信号irq①给出，在数据发送开始时触发AVALON中断信号ins_irq，指示NiosⅡ处理器开始进行向上位机发送数据的过程，步骤7中的中断信号irq②产生时再次触发AVALON中断信号ins_irq，指示NiosⅡ处理器结束进行向上位机发送数据的过程，恢复监测过程；步骤9、W5500向上位机发送数据，W5500通过TCPIP协议将信号处理模块处理结果的数据发送到上位机，上位机显示数据。

全文数据：一种基于AVALON总线的以太网数据传输系统及方法技术领域本发明涉及一种基于AVALON总线的以太网数据传输系统及方法，属于嵌入式控制技术领域。背景技术在实际工程中，常常需要上位机和FPGA片内信号处理模块之间通过以太网端口进行数据交互。W5500芯片是一款内部集成硬件TCPIP协议栈的以太网控制器，非常容易实现和上位机之间的网络通信，应用十分广泛。但是成熟的W5500控制程序都是通过C软件语言编写的，而FPGA片内信号处理程序是用VerilogHDL硬件语言编写的，使用AVALON总线可以解决两者之间的数据交互问题。AVALON总线是ALTERA公司推出的一种总线协议，与NiosⅡ软核处理器一起构成SOPC核心解决方案，但是存在NiosⅡ处理器和信号处理模块的数据速率不匹配的问题。根据其最新协议规范，AVALON总线又包括AVALON-MM接口和AVALON-ST接口两种，其中AVALON-MM接口比较成熟，可以适用于多节点互联，使用比较广泛。本发明中也使用AVALON-MM接口，在无特殊说明时，本专利说明中所提到的AVALON总线均指AVALON-MM接口。使用AVALON总线，可以实现SOPC端软件编程和外设端硬件的数据交互，极大地方便了系统的开发过程。AVALON总线还支持自定义组件，通过自定义IP核，可以进行灵活的数据传输，广泛应用于各种场景。发明内容本发明的目的是为了解决W5500控制程序与FPGA片内信号处理程序之间的数据交互问题而提供一种基于AVALON总线的以太网数据传输系统及方法，通过以太网控制器W5500，实现上位机和FPGA信号处理模块之间的数据传输。本发明的目的是这样实现的，一种基于AVALON总线系统的以太网数据传输系统，包括上位机、W5500模块和FPGA，FPGA内部集成一个SOPC系统、两个异步FIFOIP核和一个信号处理模块，在SOPC中，NiosⅡ处理器通过AVALON总线对PIO核、自定义IP核和系统的时钟控制、内存控制软核进行控制，AVALON总线一方面与W5500进行数据交互，一方面通过自定义IP核控制异步FIFO进行数据读写；需要对AVALON总线中的控制信号的时序进行准确的控制和使用。一种基于AVALON总线系统的以太网数据传输方法，具体包括以下步骤：步骤1、通过NiosⅡ处理器控制W5500与上位机建立以太网连接；在系统初始化过程中，NiosⅡ处理器通过PIO核控制W5500，配置其工作模式、物理地址、IP地址、端口号、网关、掩码等网络参数，使上位机和W5500建立起正常的TCPIP网络连接；步骤2、上位机向W5500发送数据；通过操作上位机，按照TCPIP协议，向W5500发送信号处理模块需要处理的数据；步骤3、NiosⅡ处理器从W5500接收数据；NiosⅡ处理器中的程序在执行过程中，不断对W5500的状态进行检测，如果接收到上位机发来的数据，立刻再将数据发送到AVALON总线；步骤4、AVALON总线向FIFOⅠ中依次写入数据；根据AVALON协议，在步骤3中，NiosⅡ处理器每向AVALON总线发送一个数据avs_writedata，会产生对应的写请求信号avs_write；在FIFOⅠ的控制信号中，写时钟wrclk与NiosⅡ处理器系统时钟csi_clk相同，写使能信号wrreq由AVALON总线的写请求信号avs_write延时产生，根据异步FIFO工作特性，wrclk和wrreq同时有效时，向FIFOⅠ数据输入端口data中写入一个数据avs_writedata，这能保证FIFO不会写入冗余数据，也能保证不会丢失数据；步骤5、信号处理模块从FIFOⅠ内依次读出数据；数据全部存入FIFOⅠ后，FPGA片内信号处理模块读取FIFOⅠ中的数据，进行数据处理；步骤6、信号处理模块将处理结果数据写入FIFOⅡ；信号处理模块向上位机发送数据时，首先按照与步骤5的方法向FIFOⅡ内写入数据，在FIFOⅡ的控制信号中，写时钟wrclk与信号处理模块的时钟clk相同，数据处理模块中的信号wren控制FIFOⅡ写使能信号wrreq在需要写入数据时置有效，将数据signal_data_out依次写入FIFOⅡ，同时，该步骤需要在写入数据结束后产生一个周期的中断信号irq①，该中断信号指示能进行步骤7，并在步骤8中使用；步骤7、AVALON总线从FIFOⅡ中依次读出数据；数据全部存入FIFOⅡ后，AVALON总线从FIFOⅡ中读取数据，发送到W5500中；在此步骤中，FIFOⅡ的读时钟rdclk与AVALON总线的系统时钟csi_clk相同，读使能信号rdreq由AVALON总线的读请求信号avs_read直接引出得到，两者同时有效时，FIFOⅡ数据输出端口data输出一个数据至AVALON总线的avs_readdata；同时，该步骤需要在FIFOⅡ读空时由rdempty端口产生一个周期的中断信号irq②，在步骤8中使用；步骤8、NiosⅡ处理器从AVALON总线接收数据；步骤9、W5500向上位机发送数据，W5500通过TCPIP协议将信号处理模块处理结果的数据发送到上位机，上位机显示数据。本发明还包括这样一些结构特征：一种基于AVALON总线系统的以太网数据传输方法，所述步骤3在传输数据时，在首位数据传输之前，将一路控制信号a置有效，在末位数据传输完毕后置回无效，信号a使用与数据不同的总线地址，用于指示数据是否写入完成的状态。一种基于AVALON总线系统的以太网数据传输方法，所述步骤4AVALON_MM总线协议中，写请求信号avs_write是伴随在数据avs_writedata输出时刻的前一时钟周期产生的，而FIFOIP的写数据时序要求写使能信号wrreq在数据data输入的同时产生，所以在上述过程中，将AVALON总线的写请求信号avs_write信号引出后，不能直接赋予FIFOⅠ的写使能信号wrreq，而应该先做2个时钟的延时再赋予wrreq。一种基于AVALON总线系统的以太网数据传输方法，所述步骤5中信号处理模块读取FIFOⅠ的数据时，FIFOⅠ的读时钟rdclk与信号处理模块时钟clk相同，数据处理模块中的信号在步骤三中控制信号a的作用下，确保数据全部写入后将FIFOⅠ读使能信号rdreq置有效，使信号处理模块从FIFOⅠ中数据输出端口q读出数据至寄存器signal_data_in，直至FIFOⅠ被读空后停止。一种基于AVALON总线系统的以太网数据传输方法，所述步骤8与步骤三类似但有所不同，因为NiosⅡ处理器中的软件程序是顺序执行的，在运行过程中始终在执行步骤3中监测上位机下行数据的操作，如果有数据通过AVALON总线传送到上位机时，需要执行中断操作，中断信号由步骤6中的信号irq①给出，在数据发送开始时触发AVALON中断信号ins_irq，指示NiosⅡ处理器开始进行向上位机发送数据的过程，步骤7中的中断信号irq②产生时再次触发AVALON中断信号ins_irq，指示NiosⅡ处理器结束进行向上位机发送数据的过程，恢复至步骤3中的监测过程；步骤8和步骤7在时间上是同步进行的，步骤7中的控制信号avs_read只有在步骤8进行时才能产生。一种基于AVALON总线系统的以太网数据传输方法，该系统包括上位机、W5500模块和FPGA，FPGA内部集成一个SOPC系统、两个异步FIFOIP核和一个信号处理模块，在SOPC中，NiosⅡ处理器通过AVALON总线对PIO核、自定义IP核和系统的时钟控制、内存控制软核进行控制，AVALON总线一方面与W5500进行数据交互，一方面通过自定义IP核控制异步FIFO进行数据读写；需要对AVALON总线中的控制信号的时序进行准确的控制和使用。与现有技术相比，本发明的有益效果是：本发明通过SOPC的NiosⅡ处理器一方面控制W5500与上位机进行数据交互，一方面通过自定义IP核，和FPGA片内信号处理模块进行数据交互。本发明能够对W5500进行灵活的控制，通过合理利用AVALON总线控制信号，解决了NiosⅡ处理器和信号处理模块的数据速率不匹配的问题，有效解决了传输数据的丢失与冗余传输；本发明通过自定义IP核，解决了传统PIOProgrammingInputOutputModel核传输数据效率低且不能连续传输的问题，利用适当的控制信号实现了数据的双向传输，具有连续传输数据不中断的优点。附图说明图1是本发明系统示意图；图2是本发明步骤3中信号a的时序示意图；图3是本发明步骤4中的信号时序图；图4是本发明中步骤3、步骤4和步骤5过程示意图；图5是本发明中步骤6、步骤7和步骤8过程示意图。具体实施方式下面结合附图与具体实施方式对本发明作进一步详细描述。如附图1所示，为本发明整体系统示意图；图中细箭头代表控制信号，粗箭头代表数据信号流向。整个系统由上位机、W5500模块和FPGA构成，本发明中FPGA型号选择EP4CE30F28I7，其内部集成一个SOPC系统、两个异步FIFOIP核和一个信号处理模块。在SOPC中，NiosⅡ处理器通过AVALON总线对PIO核、自定义IP核和其它系统必要的时钟控制、内存控制等软核进行控制。系统中，NiosⅡ处理器时钟csi_clk使用100MHz，信号处理模块时钟clk采用50MHz。一种基于AVALON总线系统的以太网数据传输方法，属于嵌入式控制领域。该方法通过在FPGA的可编程片上系统SystemOnProgrammableChip，SOPC中添加符合AVALON总线协议规范的自定义IP核，通过NiosⅡ软核处理器进行控制，实现上位机和FPGA片内信号处理模块之间通过以太网端口进行双向数据传输。本发明在使用软件程序对以太网控制器W5500进行灵活控制的同时，解决了AVALON总线两侧NiosⅡ处理器和信号处理模块数据速率不匹配的问题，同时数据传输性能优于使用传统PIOProgrammingInputOutputModel核，有效提高了传输速率。本发明的关键在于，AVALON总线一方面与W5500进行数据交互，一方面通过自定义IP核控制异步FIFO进行数据读写，要对AVALON总线中的控制信号的时序进行准确的控制和使用。一种基于AVALON总线系统的以太网数据传输方法，具体包括以下步骤：步骤1、通过NiosⅡ处理器控制W5500与上位机建立以太网连接；在系统初始化过程中，NiosⅡ处理器通过PIO核控制W5500，配置其工作模式、物理地址、IP地址、端口号、网关、掩码等网络参数，使上位机和W5500建立起正常的TCPIP网络连接；步骤2、上位机向W5500发送数据；通过操作上位机，按照TCPIP协议，向W5500发送信号处理模块需要处理的数据。步骤3、NiosⅡ处理器从W5500接收数据；NiosⅡ处理器中的程序在执行过程中，不断对W5500的状态进行检测，如果接收到上位机发来的数据，立刻再将数据发送到AVALON总线。在首位数据传输之前，需要将一路控制信号a置有效，在末位数据传输完毕后置回无效；信号a使用与数据不同的总线地址，用于指示数据是否写入完成的状态，如附图2所示。步骤4、AVALON总线向FIFOⅠ中依次写入数据；根据AVALON协议，在步骤3中，NiosⅡ处理器每向AVALON总线发送一个数据avs_writedata，会产生对应的写请求信号avs_write。在FIFOⅠ的控制信号中，写时钟wrclk与NiosⅡ处理器系统时钟csi_clk相同，写使能信号wrreq由AVALON总线的写请求信号avs_write延时产生；根据异步FIFO工作特性，wrclk和wrreq同时有效时，向FIFOⅠ数据输入端口data中写入一个数据avs_writedata，这样能保证FIFO不会写入冗余数据或丢失数据。由于在AVALON_MM总线协议中，写请求信号avs_write是伴随在数据avs_writedata输出时刻的前一时钟周期产生的，而FIFOIP的写数据时序要求写使能信号wrreq在数据data输入的同时产生，所以在上述过程中，将AVALON总线的写请求信号avs_write信号引出后，不能直接赋予FIFOⅠ的写使能信号wrreq，而应该先做2个时钟的延时再赋予wrreq，如附图3所示。步骤5、信号处理模块从FIFOⅠ内依次读出数据；数据全部存入FIFOⅠ后，FPGA片内信号处理模块读取FIFOⅠ中的数据，进行数据处理。信号处理模块读取FIFOⅠ的数据时，FIFOⅠ的读时钟rdclk与信号处理模块时钟clk相同，数据处理模块中的信号在步骤3中控制信号a的作用下，确保数据全部写入后将FIFOⅠ读使能信号rdreq置有效，使信号处理模块从FIFOⅠ中数据输出端口q读出数据至寄存器signal_data_in，直至FIFOⅠ被读空后停止。步骤3、步骤4和步骤5的具体示意如附图4所示。步骤6、信号处理模块将处理结果数据写入FIFOⅡ；信号处理模块需要向上位机发送数据时，与上述流程相反，首先按照与步骤五相似的方法向FIFOⅡ内写入数据。在FIFOⅡ的控制信号中，写时钟wrclk与信号处理模块的时钟clk相同，数据处理模块中的信号wren控制FIFOⅡ写使能信号wrreq在需要写入数据时置有效，将数据signal_data_out依次写入FIFOⅡ。同时，该步骤需要在写入数据结束后产生一个周期的中断信号irq①，该中断信号指示可以进行步骤7，并在步骤8中使用。步骤7、AVALON总线从FIFOⅡ中依次读出数据；数据全部存入FIFOⅡ后，AVALON总线从FIFOⅡ中读取数据，发送到W5500中。与步骤四类似，在此步骤中，FIFOⅡ的读时钟rdclk与AVALON总线的系统时钟csi_clk相同，读使能信号rdreq由AVALON总线的读请求信号avs_read直接引出得到，两者同时有效时，FIFOⅡ数据输出端口data输出一个数据至AVALON总线的avs_readdata。同时，该步骤需要在FIFOⅡ读空时由rdempty端口产生一个周期的中断信号irq②，在步骤8中使用。步骤8、NiosⅡ处理器从AVALON总线接收数据。此步骤与步骤3类似但有所不同，因为NiosⅡ处理器中的软件程序是顺序执行的，在运行过程中始终在执行步骤3中监测上位机下行数据的操作，如果有数据通过AVALON总线传送到上位机时，需要执行中断操作，中断信号由步骤6中的信号irq①给出，在数据发送开始时触发AVALON中断信号ins_irq，指示NiosⅡ处理器开始进行向上位机发送数据的过程。步骤7中的中断信号irq②产生时再次触发AVALON中断信号ins_irq，指示NiosⅡ处理器结束进行向上位机发送数据的过程，恢复至步骤3中的监测过程。需要说明的是，步骤8和步骤7在时间上是同步进行的，步骤7中的控制信号avs_read只有在步骤8进行时才能产生。步骤6、步骤7和步骤8的具体示意图如图5所示。步骤9、W5500向上位机发送数据。与步骤2相反，W5500通过TCPIP协议将信号处理模块处理结果的数据发送到上位机，上位机显示数据，至此，完成本专利中的整个数据传输过程。

权利要求：1.一种基于AVALON总线的以太网数据传输系统，包括上位机、W5500模块和FPGA，FPGA内部集成一个SOPC系统、两个异步FIFOIP核和一个信号处理模块，在SOPC中，NiosⅡ处理器通过AVALON总线对PIO核、自定义IP核和系统的时钟控制、内存控制软核进行控制，其特征在于：AVALON总线一方面与W5500进行数据交互，一方面通过自定义IP核控制异步FIFO进行数据读写；需要对AVALON总线中的控制信号的时序进行准确的控制和使用。2.一种基于权利要求1所述的基于AVALON总线的以太网数据传输系统的AVALON总线的以太网数据传输方法，其特征在于，包括以下步骤：步骤1、通过NiosⅡ处理器控制W5500与上位机建立以太网连接；在系统初始化过程中，NiosⅡ处理器通过PIO核控制W5500，配置其工作模式、物理地址、IP地址、端口号、网关、掩码，使上位机和W5500建立起正常的TCPIP网络连接；步骤2、上位机向W5500发送数据；通过操作上位机，按照TCPIP协议，向W5500发送信号处理模块需要处理的数据；步骤3、NiosⅡ处理器从W5500接收数据；NiosⅡ处理器中的程序在执行过程中，不断对W5500的状态进行检测，如果接收到上位机发来的数据，立刻再将数据发送到AVALON总线；步骤4、AVALON总线向FIFOⅠ中依次写入数据；根据AVALON协议，在步骤3中，NiosⅡ处理器每向AVALON总线发送一个数据avs_writedata，会产生对应的写请求信号avs_write；在FIFOⅠ的控制信号中，写时钟wrclk与NiosⅡ处理器系统时钟csi_clk相同，写使能信号wrreq由AVALON总线的写请求信号avs_write延时产生，根据异步FIFO工作特性，wrclk和wrreq同时有效时，向FIFOⅠ数据输入端口data中写入一个数据avs_writedata，这能保证FIFO不会写入冗余数据，也能保证不会丢失数据；步骤5、信号处理模块从FIFOⅠ内依次读出数据；数据全部存入FIFOⅠ后，FPGA片内信号处理模块读取FIFOⅠ中的数据，进行数据处理；步骤6、信号处理模块将处理结果数据写入FIFOⅡ；信号处理模块向上位机发送数据时，首先按照与步骤5的方法向FIFOⅡ内写入数据，在FIFOⅡ的控制信号中，写时钟wrclk与信号处理模块的时钟clk相同，数据处理模块中的信号wren控制FIFOⅡ写使能信号wrreq在需要写入数据时置有效，将数据signal_data_out依次写入FIFOⅡ，同时，该步骤需要在写入数据结束后产生一个周期的中断信号irq①，该中断信号指示能进行步骤7，并在步骤8中使用；步骤7、AVALON总线从FIFOⅡ中依次读出数据；数据全部存入FIFOⅡ后，AVALON总线从FIFOⅡ中读取数据，发送到W5500中；在此步骤中，FIFOⅡ的读时钟rdclk与AVALON总线的系统时钟csi_clk相同，读使能信号rdreq由AVALON总线的读请求信号avs_read直接引出得到，两者同时有效时，FIFOⅡ数据输出端口data输出一个数据至AVALON总线的avs_readdata；同时，该步骤需要在FIFOⅡ读空时由rdempty端口产生一个周期的中断信号irq②，在步骤8中使用；步骤8、NiosⅡ处理器从AVALON总线接收数据；步骤9、W5500向上位机发送数据，W5500通过TCPIP协议将信号处理模块处理结果的数据发送到上位机，上位机显示数据。3.根据权利要求2所述一种基于AVALON总线的以太网数据传输方法，其特征在于：所述步骤3在传输数据时，在首位数据传输之前，将一路控制信号a置有效，在末位数据传输完毕后置回无效，信号a使用与数据不同的总线地址，用于指示数据是否写入完成的状态。4.根据权利要求3所述一种基于AVALON总线的以太网数据传输方法，其特征在于：所述步骤4的AVALON_MM总线协议中，写请求信号avs_write是伴随在数据avs_writedata输出时刻的前一时钟周期产生的，而FIFOIP的写数据时序要求写使能信号wrreq在数据data输入的同时产生，所以在上述过程中，将AVALON总线的写请求信号avs_write信号引出后，不能直接赋予FIFOⅠ的写使能信号wrreq，而应该先做2个时钟的延时再赋予wrreq。5.根据权利要求4所述一种基于AVALON总线的以太网数据传输方法，其特征在于：所述步骤5中信号处理模块读取FIFOⅠ的数据时，FIFOⅠ的读时钟rdclk与信号处理模块时钟clk相同，数据处理模块中的信号在步骤三中控制信号a的作用下，确保数据全部写入后将FIFOⅠ读使能信号rdreq置有效，使信号处理模块从FIFOⅠ中数据输出端口q读出数据至寄存器signal_data_in，直至FIFOⅠ被读空后停止。6.根据权利要求5所述一种基于AVALON总线的以太网数据传输方法，其特征在于：所述步骤8与步骤三类似但有所不同，因为NiosⅡ处理器中的软件程序是顺序执行的，在运行过程中始终在执行步骤3中监测上位机下行数据的操作，如果有数据通过AVALON总线传送到上位机时，需要执行中断操作，中断信号由步骤6中的信号irq①给出，在数据发送开始时触发AVALON中断信号ins_irq，指示NiosⅡ处理器开始进行向上位机发送数据的过程，步骤7中的中断信号irq②产生时再次触发AVALON中断信号ins_irq，指示NiosⅡ处理器结束进行向上位机发送数据的过程，恢复至步骤3中的监测过程；步骤8和步骤7在时间上是同步进行的，步骤7中的控制信号avs_read只有在步骤8进行时才能产生。

百度查询： 哈尔滨工程大学 一种基于AVALON总线的以太网数据传输系统及方法