申请/专利权人：中国空间技术研究院

申请日：2019-10-31

公开（公告）日：2024-06-14

公开（公告）号：CN111124769B

主分类号：G06F11/22

分类号：G06F11/22;G06F11/263

优先权：

专利状态码：有效-授权

法律状态：2024.06.14#授权;2020.06.02#实质审查的生效;2020.05.08#公开

摘要：本发明涉及一种嵌入式TDPRAM模块测试电路，包括N个结构相同的测试单元、时钟信号、地址信号、第一数据输入信号、第二数据输入信号、数据输出信号、写使能信号、第一使能信号、第二使能信号、选择器控制信号与寄存器控制信号；每个测试单元包括被测存储器、3选1选择器模块和寄存器模块；每个被测存储器包括2组完全独立的数据读写总线端口：总线端口A与总线端口B。本发明提供的是一种通用的模块化测试电路设计，当需要进行大量TDPRAM测试时，只需将测试单元进行逻辑复制后再顺序级联即可。

主权项：1.一种嵌入式TDPRAM模块测试电路，其特征在于，包括N个结构相同的测试单元、时钟信号、地址信号、第一数据输入信号、第二数据输入信号、数据输出信号、写使能信号、第一使能信号、第二使能信号、选择器控制信号与寄存器控制信号；每个测试单元包括被测存储器、3选1选择器模块和寄存器模块；每个被测存储器包括2组完全独立的数据读写总线端口：总线端口A与总线端口B，具体包括：存储器时钟端口AB、存储器地址端口AB、存储器数据输入端口AB、存储器数据输出端口AB、存储器写使能端口AB和存储器使能端口AB；每个3选1选择器模块包括选择器第一数据输入端口，选择器第二数据输入端口，选择器第三数据输入端口，选择器数据输出端口和选择器控制端口；每个寄存器模块包括寄存器数据输入端口，寄存器数据输出端口和寄存器控制端口；时钟信号传到N个测试单元中的存储器时钟端口AB上；地址信号传到N个测试单元的存储器地址端口AB上；第一数据输入信号传到N个测试单元的存储器数据输入端口AB上；写使能信号传到N个测试单元的存储器写使能端口AB上；第一使能信号传到N个测试单元的存储器使能端口A上；第二使能信号传到N个测试单元的存储器使能端口B上；寄存器控制信号传到N个测试单元的寄存器控制端口上；选择器控制信号传到N个测试单元的选择器控制端口上；第二数据输入信号传到第1个测试单元的选择器第一数据输入端口上，第1个测试单元的寄存器数据输出端口，连到第2个测试单元的选择器第一数据输入端口上，第2个测试单元的寄存器数据输出端口，连到第3个测试单元的选择器第一数据输入端口上，以此类推，第N-1个测试单元的寄存器数据输出端口，连到第N个测试单元的选择器第一数据输入端口上，第N个测试单元的寄存器数据输出端口连到数据输出信号；每个测试单元中的存储器数据输出端口A，连到该测试单元中的选择器第二数据输入端口上；存储器数据输出端口B，连到选择器第三数据输入端口上；选择器数据输出端口，连到寄存器数据输入端口上；被测存储器的工作方式包括：写优先模式、读优先模式与数据保持模式，对于写优先模式：在第一时钟信号、地址信号、第一数据输入信号、写使能信号与第一使能信号有效时，被测存储器将第一数据输入信号上的数据写入地址信号对应的地址中；完成后，将地址信号对应地址中现存的数据从数据输出端口A输出；在第一时钟信号、地址信号与第一使能信号有效，且写使能信号无效时，将地址信号对应的地址中的数据，从存储器数据输出端口A读出；在第一时钟信号、地址信号、第一数据输入信号、写使能信号与第二使能信号有效时，被测存储器将第一数据输入信号上的数据写入地址信号对应的地址中；完成后，将地址信号对应地址中现存的数据从数据输出端口B输出；在第一时钟信号、地址信号与第二使能信号有效，且写使能信号无效时，将地址信号对应的地址中的数据，从存储器数据输出端口B读出；对于读优先模式：在第一时钟信号、地址信号、第一数据输入信号、写使能信号与第一使能信号有效时，被测存储器将第一数据输入信号上的数据写入地址信号对应的地址中；完成后，将地址信号对应地址中所存的前一组数据从数据输出端口A输出；在第一时钟信号、地址信号与第一使能信号有效，且写使能信号无效时，将地址信号对应的地址中的数据，从存储器数据输出端口A读出；在第一时钟信号、地址信号、第一数据输入信号、写使能信号与第二使能信号有效时，被测存储器将第一数据输入信号上的数据写入地址信号对应的地址中；完成后，将地址信号对应地址中所存的前一组数据从数据输出端口B输出；在第一时钟信号、地址信号与第二使能信号有效，且写使能信号无效时，将地址信号对应的地址中的数据，从存储器数据输出端口B读出；对于数据保持模式：在第一时钟信号、地址信号、第一数据输入信号与第一使能信号有效，写使能信号从无效变为有效时，被测存储器将第一数据输入信号上的数据写入地址信号对应的地址中；同时，数据输出端口A仍输出写使能信号无效时的最后一组数据；在第一时钟信号、地址信号与第一使能信号有效，且写使能信号无效时，将地址信号对应的地址中的数据，从存储器数据输出端口A读出；在第一时钟信号、地址信号、第一数据输入信号与第二使能信号有效，写使能信号从无效变为有效时，被测存储器将第一数据输入信号上的数据写入地址信号对应的地址中；同时，数据输出端口B仍输出写使能信号无效时的最后一组数据；在第一时钟信号、地址信号与第二使能信号有效，且写使能信号无效时，将地址信号对应的地址中的数据，从存储器数据输出端口B读出。

全文数据：

权利要求：

百度查询： 中国空间技术研究院 一种嵌入式TDP RAM模块测试电路与测试方法

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