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申请/专利权人：上海思尔芯技术股份有限公司
申请日：2019-12-09
公开（公告）日：2024-06-14
公开（公告）号：CN111125975B
主分类号：G06F30/327
分类号：G06F30/327;G06F30/392
优先权：
专利状态码：有效-授权
法律状态：2024.06.14#授权;2022.11.15#著录事项变更;2022.11.15#著录事项变更;2020.06.02#实质审查的生效;2020.05.08#公开
摘要：本发明公开了一种FPGA时分复用多路数据传输的方法、存储介质及终端，所述方法包括如下步骤：通过计算机对用户的芯片设计RTL进行分割处理，选择FPGA验证平台并根据处理结果产生不同的格式的门电路网表库文件，并输出统一的EDIF格式的网表库文件；用户设置TDM传输的模式及参数之后，计算机根据TDM模式及参数，自动匹配FPGA厂家的底层的高速传输IP；计算机为用户的每个FPGA生成新的设计顶层和数据收发模块；根据FPGA类型转换为专用门电路网表库文件和相关配置约束信息；经过EDA专用的布线工具处理，计算机根据所述专用门电路网表库文件和相关配置约束信息生成可配置于FPGA的比特流文件进行数据传输，能有效解决背景技术中的问题。
主权项：1.一种FPGA时分复用多路数据传输的方法，其特征在于，包括如下步骤：通过计算机对用户的芯片设计寄存器层次转换RTL进行分割处理，选择FPGA验证平台并根据处理结果产生不同的格式的门电路网表库文件，并输出统一的EDIF格式的网表库文件；用户设置时分复用TDM传输的模式及参数之后，计算机根据时分复用TDM模式及参数，自动匹配FPGA厂家的底层的高速传输的功能模块包IP；计算机为用户的每个FPGA生成新的设计顶层和数据收发模块；所述计算机为用户的每个FPGA生成新的设计顶层和数据收发模块的过程为：计算机根据多个FPGA之间的互联信息，计算出最优的信号压缩比；计算机根据计算得到的最优信号压缩比，为每个FPGA生成新的设计顶层和数据收发模块；根据FPGA类型将生成的新的所述设计顶层和所述数据收发模块转换为专用门电路网表库文件和相关配置约束信息；经过EDA专用的布线工具处理，计算机根据所述专用门电路网表库文件和相关配置约束信息生成可配置于FPGA的比特流文件进行数据传输。
全文数据：
权利要求：
百度查询： 上海思尔芯技术股份有限公司 一种FPGA时分复用多路数据传输的方法、存储介质及终端
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