申请/专利权人：北京航天飞腾装备技术有限责任公司

申请日：2021-04-29

公开（公告）日：2024-06-14

公开（公告）号：CN113270137B

主分类号：G11C29/56

分类号：G11C29/56;G11C29/10;G11C29/04

优先权：

专利状态码：有效-授权

法律状态：2024.06.14#授权;2021.09.03#实质审查的生效;2021.08.17#公开

摘要：本发明公开了一种基于FPGA嵌入式软核的DDR2测试方法，包括：对嵌入式软核进行初始化配置，得到第一配置信息；对嵌入式软核的外围设备进行初始化配置，得到第二配置信息；其中，嵌入式软核的外围设备，包括：DDR2控制IP核和串口IP核；根据第一配置信息和第二配置信息，生成硬件描述文件，并绑定信号和管脚；当接收到DSP发送的测试指令时，嵌入式软核与DSP进行测试指令握手，对DDR2进行测试，得到测试结果；将测试结果发送至DSP；DSP接收测试结果，并对测试结果进行解析和判断。本发明应用嵌入式软核测试DDR2，简化了测试系统的结构，具有占用资源少、可配置性强、调试简便、成本低、功能丰富、可扩展性强等优点。

主权项：1.一种基于FPGA嵌入式软核的DDR2测试方法，其特征在于，包括：对嵌入式软核进行初始化配置，得到第一配置信息；其中，第一配置信息，包括：系统复位信号、FPGA参考时钟频率、嵌入式软核的处理器模式、主频、数据和指令暂存的内存容量；对嵌入式软核的外围设备进行初始化配置，得到第二配置信息；其中，嵌入式软核的外围设备，包括：DDR2控制IP核和串口IP核；第二配置信息，包括：DDR2控制IP核的配置信息和串口IP核的配置信息；DDR2控制IP核的配置信息，包括：DDR2型号、工作时钟频率、输出信号强度、数据往返时延、端口位数及方向选择、存储地址映射方式、总线数据宽度、基地址和接口管脚阻抗；串口IP核的配置信息，包括：波特率、数据位和校验方式；根据第一配置信息和第二配置信息，生成硬件描述文件，并绑定信号和管脚；当接收到DSP发送的测试指令时，嵌入式软核与DSP进行测试指令握手，对DDR2进行测试，得到测试结果；将测试结果发送至DSP；DSP接收测试结果，并对测试结果进行解析和判断；所述方法还包括：在DSP发送测试指令时，通过EMIF接口与FPGA中用逻辑实现的串口模块进行交互；嵌入式软核根据硬件描述文件，获取处理器软核、DDR2控制IP核和串口IP核的配置信息；对串口模块进行初始化，包括：波特率、数据位和校验方式；通过串口IP核的接收端接收DSP发送的测试指令；通过EMIF接口与FPGA中用逻辑实现的串口模块进行交互，包括：对串口模块进行初始化，包括串口号、波特率、发送接收缓冲区容量、校验位和停止位；确定待发送的测试指令的写入地址；DSP根据协议将待发送的测试指令通过EMIF接口，按照写操作时序写到FPGA的串口逻辑所用的双端口RAM中，FPGA逻辑对数据进行并串转换，并按照串口协议将待发送的测试指令从串口模块的发送端发送至嵌入式软核的串口IP核的接收端；通过串口IP核的接收端接收DSP发送的测试指令，包括：调用串口外设驱动函数库，通过多通道传输总线读取串口IP核的接收端的串行数据，得到DSP发送的测试指令；对测试指令进行判断；其中，若测试指令符合预设协议策略，则嵌入式软核与DSP进行测试指令握手，对DDR2进行测试；否则，等待下一测试指令。

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权利要求：

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