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申请/专利权人：上海无问芯穹智能科技有限公司
摘要：本发明提供了一种矩阵乘硬件架构，包括：规约网络，包括由多个规约网络节点形成的多级树形拓扑，所述规约网络节点包括数据选择器和两条计算通路；数字信号处理单元DSP48链，由多个数字信号处理单元DSP48级联，相邻所述数字信号处理单元DSP48的输出端分别接入首级树形拓扑中的同一规约网络节点的两条计算通路，两条计算通路的输出经数据选择器后连接至上一级树形拓扑中的规约网络节点；本申请将FSB的加法树改为适配DSP48结构的加法链，从而复用DSP48的后加法器，提高了硬件利用率；同时，本申请的硬件架构能够将高位的符号位扩展改为补0，从而大大节省资源和优化时序。
主权项：1.一种矩阵乘硬件架构，其特征在于，包括：规约网络，包括由多个规约网络节点形成的多级树形拓扑，所述规约网络节点包括数据选择器和两条计算通路；数字信号处理单元DSP48链，由多个数字信号处理单元DSP48级联，相邻两个所述数字信号处理单元DSP48的输出端分别接入首级树形拓扑中的同一规约网络节点的两条计算通路，两条计算通路的输出经数据选择器后连接至上一级树形拓扑中的规约网络节点；所述数字信号处理单元DSP48内部设置有前加法器和后加法器，以及设置于所述前加法器输入侧和输出侧的多组逻辑电路以及所述后加法器输入侧和输出侧的多组逻辑电路。
全文数据：
权利要求：
百度查询： 上海无问芯穹智能科技有限公司 一种矩阵乘硬件架构
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