申请/专利权人：中科亿海微电子科技(苏州)有限公司

申请日：2024-03-25

公开（公告）日：2024-06-14

公开（公告）号：CN117931123B

主分类号：G06F7/544

分类号：G06F7/544;G06F7/485;G06F5/01;G06F9/30;G06F9/302;G06F9/315

优先权：

专利状态码：有效-授权

法律状态：2024.06.14#授权;2024.05.14#实质审查的生效;2024.04.26#公开

摘要：本发明提供的一种应用于FPGA的低功耗可变精度嵌入式DSP硬核结构，包括：累加通路以及乘加通路；所述累加通路包括累加通路输入寄存器以及可变精度浮点加法器单元；所述乘加通路包括乘加通路输入寄存器、一阶乘加结构以及单精度浮点加法器单元；所述乘加通路输入寄存器用于实现数据移位寄存传输功能；所述累加通路输入寄存器用于实现数据寄存的选择；预处理单元，设置在乘加通路内，包括系数选择单元以及预加器，所述系数选择单元预存内部系数；所述预处理单元接收所述乘加通路输入寄存器数据，并根据计算需求对输入数进行预先加法。本发明在减少装置面积开销的基础上，能够实现多种精度的运算，具有兼顾开销与灵活性的优点。

主权项：1.一种应用于FPGA的低功耗可变精度嵌入式DSP硬核结构，其特征在于：包括：累加通路以及乘加通路；所述累加通路包括累加通路输入寄存器以及可变精度浮点加法器单元；所述乘加通路包括乘加通路输入寄存器、一阶乘加结构以及单精度浮点加法器单元；所述乘加通路输入寄存器以及所述累加通路输入寄存器包括寄存器多路选择器以及寄存器；所述乘加通路输入寄存器用于实现数据移位寄存传输功能；所述累加通路输入寄存器用于实现数据寄存的选择；所述乘加通路输入寄存器以及所述累加通路输入寄存器内的寄存器连接至寄存器多路选择器的输入口，构成一个寄存器单元；所述乘加通路输入寄存器设置有四个并行的输入端，四个所述的并行的输入端串联；每个输入端都具有两个输入口，每个输入口都包括一个寄存器单元；所述的输入端的每个输入口都设置有输入口多路选择器；位于DSP阵列中的起始DSP的输入口多路选择器选择从起始DSP的乘加通路输入寄存器输入口输入的初始数据进行传输，以实现移位寄存传输功能；经过级联的非起始DSP的输入口多路选择器选择上一个DSP的乘加通路输入寄存器输出的数据进行传输，以实现移位寄存传输功能；预处理单元，设置在乘加通路内，包括系数选择单元以及预加器，所述系数选择单元预存内部系数；所述预处理单元接收所述乘加通路输入寄存器数据，并根据计算需求对输入数进行预先加法。

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权利要求：

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