申请/专利权人：南京晓庄学院

申请日：2022-03-14

公开（公告）日：2024-06-21

公开（公告）号：CN114611052B

主分类号：G06F17/10

分类号：G06F17/10;G06N3/0464;G06N3/063;G06N3/08

优先权：

专利状态码：有效-授权

法律状态：2024.06.21#授权;2022.06.28#实质审查的生效;2022.06.10#公开

摘要：本发明公开了采用通用分段线性方法的可重构多函数计算单元，通过对计算单元的复用，实现多函数计算体系结构，将用于浮点数对数计算的PWL方法推广到其它非线性一元函数的计算中，基于单个非线性函数的分段和硬件结构，通过复用加法器等计算资源来实现多函数的可重构技术，包括PWL方法精度度量、基于软件的分段处理器、多种函数的体系结构和复用和不复用结构比较，本发明在现有通用PWL方法的基础上，提出了一种误差可控的多函数计算单元，通过对不同函数之间的计算资源进行复用来计算DNNs，在不复用计算资源和复用计算资源的情况下，同时实现了多个函数硬件体系结构，计算资源的复用在延迟、面积和功耗方面具有决定性的优势。

主权项：1.采用通用分段线性方法的可重构多函数计算系统，其特征在于：该多函数计算系统，基于PWL分段方法，将多个非线性函数划分为具有相同计算位宽的最少段；通过对计算单元的复用，实现多函数计算系统结构，将用于浮点数对数计算的PWL方法推广到其它非线性一元函数的计算中，基于单个非线性函数的分段和硬件结构，通过复用包括加法器的计算资源来实现多函数的可重构技术；该多函数计算系统包括PWL方法精度度量、基于软件的分段处理器、多种函数的体系结构和复用和不复用结构比较；所述PWL方法精度度量具体指：在PWL方法中，非线性函数gx被分为几个部分，在每个i部分中，gx近似为一个线性函数：hix＝ki×x+bi，1其中ki和bi分别是函数的斜率和y轴截距，PWL近似的精度取决于ki，bi的值和分段的宽度；最大绝对误差MAE是评价PWL方法精度的一个重要度量指标，PWL方法的MAE被定义为：MAE＝max|gx-hx|，2其中，gx为非线性函数的实际值，hx为由PWL方法得到的近似值；所述基于软件的分段处理器具体是指：将取半精度的尾数部分f作为输入，f的值范围为[0,1，f的位宽为10位；在DNNs运算中，非线性函数和是常用的DNNs运算网络的加速器，将它们作为目标函数，设置为2-10；PWL方法在近似计算PLAC方法中的分段处理器和量化器的基础上，通过量化操作插入的分段处理器来实现浮点数的对数计算，所提出的分段处理器自动将对数函数划分为几个分段；在每个分段中，对数函数是由一个线性函数计算出来的，PWL方法中的程序有一个内环和一个外环，内环负责寻找最宽的段以满足预定义的MAE值MAEd的要求，执行外部循环，直到所有的分段离散输入都被线性段近似；PWL方法中的分段处理过程具体包括以下步骤：a初始化参数以确认第一个段；b考虑MAE的最小化和量化操作，计算MAEsp:ep，然后用二分法求出最大的结束指针ep；c将新的段的参数更新；d跳转到步骤b，直到所有的离散输入都近似于线性段；基于近似计算PLAC中的方法，提出了PWL方法中的分段处理器，将量化操作纳入分段处理器中，并优化量化后的y轴截距；在五个目标函数中，分段处理器的关键程序是计算MAEsp:ep，首先转换在PWL方法中片段，在设计中，输出的分数字节长度与输入的分数字节长度相对应，输出被四舍五入到分数位宽度；在分段中使用不同的qw值将五个非线性函数划分为不同数量的段，由于qw值较大，分段会减少，很明显，减少的节段的数量非常小，因此，分段中的qw被设为10，同时得到了硬件实现中的位宽；所述多种函数的体系结构具体是指：基于分段处理器的输出，实现2f，和的硬件电路，基于单个函数的硬件电路，无需复用计算资源即可实现该硬件体系结构，将可重构技术应用于通过复用计算资源的多个函数的实现，具体包括不需要复用计算资源的多函数实现和复用计算资源的多函数实现；所述不需要复用计算资源的多函数实现是指：输入的op用来确定电路实现了哪个函数，f作为输入被发送到所有五种函数的电路中，不同函数的结果有不同的位数，为了统一位数，在结果的MSB之前填充总是为零的符号位，得到11位数，然后，由一个以op作为其选择信号的多路复用器来选择该输出；当函数的数量增加时，面积就会扩大，此外，由于所有函数的电路都在工作，功率会相应增加；所述复用计算资源的多函数实现是指：引入可重构的技术，在不同的函数之间复用计算资源，所有函数的乘法和加法的位宽需要统一，所有的函数都被相同的qw值分割；将qw的值设置为10，将5个函数分成48个段，根据斜率kq、qw的位宽和输出，每个函数的所有段的起点被组合为到f[1,2..n]到f[5,2..n]，括号中的第一个数字表示函数的数量，为了统一f[1,2..n]到f[5,2..n]，n为5个函数的最大片段数，在设计中n为11；所述复用和不复用结构比较具体是指：采用VerilogHDL编写了具有和不具有计算资源复用的多函数硬件体系结构，并采用基于TSMC65纳米CMOS技术的同步系统设计DC编译器进行了综合；在多函数硬件架构中包含了五种不需要复用函数的电路，此外，在电路输出前增加一个5:1的多路复用器；该电路总共包含43个比较器、6个多路复用器、5个乘法器和5个加法器。

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