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申请/专利权人：浙江大学
申请日：2024-03-21
公开（公告）日：2024-06-25
公开（公告）号：CN118245431A
主分类号：G06F15/78
分类号：G06F15/78;G11C11/408
优先权：
专利状态码：在审-公开
法律状态：2024.06.25#公开
摘要：本发明公开了一种基于SRAM的可配置逻辑运算的存算一体电路。该架构包括数据输入控制模块、SRAM‑CIM阵列、加法器树电路和累加器电路；系统可以完成权重信息存储在SRAM阵列中与激活因子的多种运算，包括AND、OR、XOR等布尔运算，运算逻辑的配置可以通过数据输入控制模块和可重构的逻辑运算电路完成；系统中的加法器树电路采用了一种二叉树架构与华莱士树架构混合的设计，提高加法的运算速度。本发明将存储与计算结合，且可进行多种计算的，降低了计算时数据搬运的功耗，并提高了运行速度，同时也提高了存算架构在不同应用场景中的灵活性和适用性。
主权项：1.一种基于SRAM的可配置逻辑运算的存算一体电路，其特征在于，所述存算一体电路存在不同运算模式，包括异或运算模式、或运算模式、与运算模式；所述存算一体电路包括输入控制模块和存内计算宏，所述输入控制模块根据当前的运算模式对外部串行输入的激活因子进行预处理，当前的运算模式根据外部输入至输入控制模块的两位控制信号进行切换；所述存内计算宏被分为K个组，每个组包括一个存储计算阵列、一个混合华莱士结构的加法树和一个累加和模块；存内计算宏的每个组中：所述存储计算阵列由M行N列个存算单元构成，每个存算单元用于预先存储权重数据，也用于对所存储的权重数据和预处理后的激活因子进行位运算，每行存算单元得到的N个位运算结果组成一个N位的布尔运算结果；根据当前运算模式，所述位运算为按位异或、按位或、或者按位相与；K、M和N皆为大于0的自然数；所述混合华莱士结构的加法树和累加和模块用于完成布尔计算结果的相加操作；混合华莱士结构的加法树每个时钟周期将当前存储计算阵列输出的M个N位的布尔计算结果相加，得到部分和，并送入累加和模块；累加和模块对当前时钟周期及以前得到的部分和进行移位累加，直到激活因子全部输入所述存算一体电路后，得到最终运算结果，即权重数据和输入的激活因子进行异或运算、或运算、或者与运算的结果；K个组运算得到K个最终运算结果。
全文数据：
权利要求：
百度查询： 浙江大学 一种基于SRAM的可配置逻辑运算的存算一体电路
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