申请/专利权人：北京计算机技术及应用研究所

申请日：2024-03-07

公开（公告）日：2024-06-28

公开（公告）号：CN118260230A

主分类号：G06F13/42

分类号：G06F13/42;G06F15/78

优先权：

专利状态码：在审-公开

法律状态：2024.06.28#公开

摘要：本发明涉及一种具有跨RS485总线快速转发数据功能的HDLC通信控制器，属于嵌入式技术领域，所述HDLC通信控制器包括二次电源、SOC芯片、3路RS485接收电路以及发送电路，二次电源用于保证SOC芯片和接口电路正常供电；SOC芯片包括ARM处理器与FPGA，其中FPGA通过HDLC软核实现本地RS485总线数据收发及跨总线数据转发。HDLC软核可通过静态参数传递配置数据位宽、缓存深度、总线数量等参数。本发明可以完全正确运行在国产SOC内，实现了专用ASIC的国产化替代；FPGA内HDLC软核设计灵活、使用方便，具有集成度高、维护简单等优点。同时，本发明还可以实现一主总线、多从总线的数据转发，在转发时间上做到了快速响应，大大提高了数据转发效率。

主权项：1.一种具有跨RS485总线快速转发数据功能的HDLC通信控制器，其特征在于，包括二次电源1、SOC芯片和3路RS485接口电路，SOC芯片包括ARM处理器2和FPGA3，FPGA3包括地址译码模块4、中断控制模块5、转发控制模块6、模式切换单元7以及3个HDLC软核，其中，所述二次电源1用于将外部电源提供的电压转换为SOC芯片和接口电路所需的电压；所述RS485接口电路用于为收发数据提供物理链路，同时保证收发数据满足硬件接口协议，所述RS485接口电路包括RS485_1接口电路11、RS485_2接口电路12和RS485_3接口电路13；所述ARM处理器2用于为FPGA3提供工作时钟和复位信号、配置FPGA3内相关模块寄存器以及读写收发缓冲区数据；所述FPGA3用于本地总线的数据收发及转发；所述地址译码模块4用于完成ARM处理器2对FPGA3内部寄存器进行配置以及对收发缓存区进行读写操作过程的译码工作；所述中断控制模块5用于使能或禁止HDLC收发中断功能和总线数据转发功能，在寄存器被有效赋值后，HDLC收发中断功能和总线数据转发功能处于使能状态，反之，处于禁止状态；所述转发控制模块6用于HDLC通信控制器对接收到的数据进行转发，当中断控制模块5内总线数据转发功能被使能后，待HDLC通信控制器对接收到的数据内协议地址字段进行判读后，确定该数据为转发数据，即地址段与约定本地站地址不一致，HDLC通信控制器根据地址段指示将该数据转发至相应从总线，所述转发控制模块6工作在一主多从总线通信模式下；所述模式切换单元7用于HDLC通信控制器在独立模式和转发模式下进行切换；独立模式下，ARM处理器2能够配置FPGA3内相关模块寄存器以及读写收发缓存区数据；转发模式下，HDLC通信控制器如果判读接收数据为需要转发的数据，则通过转发控制模块6对当前数据帧及内容不做任何修改，直接进行转发；所述HDLC软核包括HDLC_1软核8、HDLC_2软核9和HDLC_3软核10，每个HDLC软核包括总线接口、逻辑控制单元、发送缓存FIFO、接收缓存FIFO以及HDLC协议核心控制模块；HDLC通信控制器的数据收发及转发工作由SOC芯片完成；二次电源1正常工作后，ARM处理器2初始化阶段首先经地址译码模块4和模式切换单元7完成HDLC_1软核8、HDLC_2软核9和HDLC_3软核10内各功能寄存器配置，随后将待发送数据写入发送缓存FIFO内，数据写入完毕后启动同步发送，FPGA3内HDLC_1软核8、HDLC_2软核9和HDLC_3软核10接管全部发送控制工作，数据按照HDLC协议的帧格式经RS485_1接口电路11、RS485_2接口电路12和RS485_3接口电路13同步输出；同步接收通道保持接收使能状态，待有HDLC协议串行数据输入时，自动启动同步接收并译码判读，如果判读数据为本地接收的数据，则将有效数据存入接收缓存FIFO内，通过中断控制模块5或HDLC_1软核8、HDLC_2软核9和HDLC_3软核10内状态位通知处理器读取；如果判读数据为需要转发的数据，则转发控制模块6启动转发工作，对当前数据帧的内容不做任何修改，直接转发。

全文数据：

权利要求：

百度查询： 北京计算机技术及应用研究所 一种具有跨RS485总线快速转发数据功能的HDLC通信控制器

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