申请/专利权人：深圳市赛元微电子股份有限公司

申请日：2024-04-10

公开（公告）日：2024-07-09

公开（公告）号：CN118017985B

主分类号：H03K5/24

分类号：H03K5/24

优先权：

专利状态码：有效-授权

法律状态：2024.07.09#授权;2024.05.28#实质审查的生效;2024.05.10#公开

摘要：本发明涉及动态锁存比较器，该动态锁存比较器包括：放大级模块，与锁存级模块连接，用于接收输入信号，并对所述输入信号进行放大处理，其中，所述放大级模块上串联有开关晶体管，所述开关晶体管受所述锁存级模块的输出电压控制；锁存级模块，用于接收经过放大处理的输入信号，并对所述输入信号进行比较处理，输出比较结果。通过在放大级模块上串联受所述锁存级模块的输出电压控制的开关晶体管，实现了在比较阶段结束后，及时断开不必要的通路以减小功耗，提高了能效的技术效果。

主权项：1.一种动态锁存比较器，其特征在于，所述动态锁存比较器包括：放大级模块，与锁存级模块连接，用于接收输入信号，并对所述输入信号进行放大处理，其中，所述放大级模块上串联有开关晶体管，所述开关晶体管受所述锁存级模块的输出电压控制，所述放大级模块的输出节点直接连接所述锁存级模块的晶体管源端；锁存级模块，用于接收经过放大处理的输入信号，并对所述输入信号进行比较处理，输出比较结果，其中，所述锁存级模块的输出节点之间设有用于实现输出节点之间电荷共享的晶体管元件；其中，所述放大级模块和所述锁存级模块至少包括两种情况：第一种情况：所述放大级模块包括：第一晶体管（Mt1）、第二晶体管（M1）、第三晶体管（M2）、第四晶体管（M3）、第五晶体管（M4）、第六晶体管（M5）和第七晶体管（M6）；第一晶体管（Mt1）为NMOS晶体管，源极接地，漏极与第二晶体管（M1）和第三晶体管（M2）的源极相连，栅极接时钟信号（CLK）；第二晶体管（M1）为NMOS晶体管，漏极与第四晶体管（M3）的源极相连，栅极接正差分输入信号（VINP）；第三晶体管（M2）为NMOS晶体管，漏极与第五晶体管（M4）的源极相连，栅极接负差分输入信号（VINN）；第四晶体管（M3）为NMOS晶体管，漏极与第六晶体管（M5）的漏极相连，栅极接收OUTP信号；第五晶体管（M4）为NMOS晶体管，漏极与第七晶体管（M6）的漏极相连，栅极接收OUTN信号；第六晶体管（M5）为PMOS晶体管，源极连接到电源（VDD），栅极接收时钟信号（CLK）；第七晶体管（M6）为PMOS晶体管，源极连接到电源（VDD），栅极接收时钟信号（CLK）；所述锁存级模块包括：第八晶体管（M7）、第九晶体管（M8）、第十晶体管（M9）、第十一晶体管（M10）和第十二晶体管（MC1）；第八晶体管（M7）为NMOS晶体管，源极连接到第六晶体管（M5）和第四晶体管（M3）的漏极之间的第一节点（fp），漏极输出OUTN信号，栅极接收OUTP信号；第九晶体管（M8）为NMOS晶体管，源极连接到第五晶体管（M4）和第七晶体管（M6）的漏极之间的第二节点（fn），漏极输出OUTP信号，栅极接收OUTN信号；第十晶体管（M9）为PMOS晶体管，源极连接到电源（VDD），漏极输出OUTN信号，栅极接收OUTP信号；第十一晶体管（M10）为PMOS晶体管，源极连接到电源（VDD），漏极输出OUTP信号，栅极接收OUTN信号；第十二晶体管（MC1）为PMOS晶体管，源极接收OUTN信号，漏极接收OUTP信号，栅极接收时钟信号（CLK），或者，源极接收OUTP信号，漏极接收OUTN信号，栅极接收时钟信号（CLK）；第二种情况：所述放大级模块包括：第十三晶体管（Mt2）、第十四晶体管（M11）、第十五晶体管（M12）、第十六晶体管（M13）、第十七晶体管（M14）、第十八晶体管（M15）、第十九晶体管（M16）；第十三晶体管（Mt2）为PMOS晶体管，源极接电源（VDD），漏极与第十四晶体管（M11）和第十五晶体管（M12）的源极相连，栅极接时钟信号（CLK）；第十四晶体管（M11）为PMOS晶体管，漏极与第十六晶体管（M13）的源极相连，栅极接正差分输入信号（VINP）；第十五晶体管（M12）为PMOS晶体管，漏极与第十七晶体管（M14）的源极相连，栅极接负差分输入信号（VINN）；第十六晶体管（M13）为PMOS晶体管，漏极与第十八晶体管（M15）的漏极相连，栅极接收OUTN信号；第十七晶体管（M14）为PMOS晶体管，漏极与第十九晶体管（M16）的漏极相连，栅极接收OUTP信号；第十八晶体管（M15）为NMOS晶体管，源极接地，栅极接收时钟信号（CLK）；第十九晶体管（M16）为NMOS晶体管，源极接地，栅极接收时钟信号（CLK）；所述锁存级模块包括：第二十晶体管（M17）、第二十一晶体管（M18）、第二十二晶体管（M19）、第二十三晶体管（M20）、第二十四晶体管（MC2）；第二十晶体管（M17）为PMOS晶体管，漏极接收OUTN信号，源极连接到第十六晶体管（M13）和第十八晶体管（M15）的漏极之间的第一节点（fp），栅极接收OUTP信号；第二十一晶体管（M18）为PMOS晶体管，漏极接收OUTP信号，源极连接到第十七晶体管（M14）和第十九晶体管（M16）的漏极之间的第二节点（fn），栅极接收OUTN信号；第二十二晶体管（M19）为NMOS晶体管，源极接地，漏极输出OUTN信号，栅极接收OUTP信号；第二十三晶体管（M20）为NMOS晶体管，源极接地，漏极输出OUTP信号，栅极接收OUTN信号；第二十四晶体管（MC2）为NMOS晶体管，源极接收OUTP信号，漏极接收OUTN信号，栅极接收时钟信号（CLK），或者，源极接收OUTN信号，漏极接收OUTP信号，栅极接收时钟信号（CLK）。

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