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申请/专利权人：西安电子科技大学重庆集成电路创新研究院

摘要：本申请涉及基于FPGA的图像存取的AXI4总线控制电路及其数据传输方法，具体而言，涉及数字电路设计领域。本申请提供的基于FPGA的图像存取的AXI4总线控制电路；当需要对视频数据进行写入或者读取的时候，SoC中的ARM处理器可以发送使能信号来使能AXI读控制状态机、AXI写控制状态机，以此开始读操作或者写操作，也可以接收读写操作的中断信号；写操作是将连续的帧视频数据在写控制状态机和写状态机的操作下，采用AXI4的总线协议将数据写至采用AXI4接口的DDR3控制器中，读操作是将采用AXI4接口的DDR3控制器端的视频数据利用AXI读状态机、AXI读控制状态机将数据写入到读FIFO；读写操作均采用双状态机控制，即在读或写过程中，通过两个状态机相互配合完成AXI4端口的读或写的操作。

主权项：1.一种基于FPGA的图像存取的AXI4总线控制电路，其特征在于，所述电路包括：ARM处理器、AXI读状态机、AXI读控制状态机、读FIFO、AXI写状态机、AXI写控制状态机、写FIFO、CMOS控制模块和显示控制模块；ARM处理器分别与所述AXI读控制状态机和所述AXI写控制状态机通信连接，用于控制所述AXI读控制状态机和所述AXI写控制状态机的状态，以及接收所述AXI读控制状态机和所述AXI写控制状态机的中断信号，所述AXI读控制状态机与AXI读状态机通信连接，所述AXI写控制状态机与所述AXI写状态机通信连接；其中，所述AXI读状态机的状态包括：RD_IDLE状态、RA_WAIT状态、RD_START状态、RD_WAIT状态、RD_PROC状态和RD_DONE状态，所述AXI读控制状态机的状态包括：C_IDLE_R状态、C_ACK_R状态、C_WAIT状态、C_CHECK_FIFO_R状态、C_READ_BURST状态、C_READ_BURST_END状态、C_END_R状态，所述AXI写状态机的状态包括：WA_IDLE状态、WA_WAIT状态、WA_START状态、WD_WAIT状态、WD_PROC状态、WR_WAIT状态、WR_DONE状态，所述AXI写控制状态机的状态包括：C_IDLE_W状态、C_ACK_W状态、C_CHECK_FIFO_W状态、C_WRITE_BURST状态、C_WRITE_BURST_END状态、C_END_W状态；所述读FIFO分别与所述显示控制模块、所述AXI读状态机、所述AXI读控制状态机通信连接；所述写FIFO分别与所述AXI写状态机、所述AXI写控制状态机和所述CMOS控制模块通信连接。

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