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申请/专利权人：上海安路信息科技股份有限公司
摘要：本发明提供一种基于FPGA的平衡时钟偏斜的电路系统及控制方法，包括：硬核电路模块包括时钟源单元、延时控制单元和第一交互单元；时钟源单元产生源时钟；延时控制单元根据源时钟和核内源时钟生成延迟时钟和相位相同信号；FPGA模块包括时钟专用走线单元和第二交互单元；时钟专用走线单元根据延迟时钟生成核内源时钟；第一交互单元和第二交互单元在源时钟核内源时钟和相位相同信号的控制下进行数据的收发。如此，利用延时控制单元来对时钟源端的寄存器和FPGA上的寄存器之间的时钟偏斜进行平衡，使得FPGA模块能够在不增加硬件资源的同时，有效减少时钟偏斜，解决了如何在不增加FPGA硬件资源的同时有效平衡时钟偏斜的问题。
主权项：1.一种基于FPGA的平衡时钟偏斜的电路系统，其特征在于，包括：硬核电路模块，包括时钟源单元、延时控制单元和第一交互单元；所述时钟源单元用于产生源时钟；所述延时控制单元用于根据源时钟生成延迟时钟，还用于根据源时钟和核内源时钟生成相位相同信号；所述第一交互单元用于在源时钟和相位相同信号的控制下，与第二交互单元进行数据的收发；FPGA模块，包括时钟专用走线单元和第二交互单元；所述时钟专用走线单元用于根据延迟时钟生成核内源时钟；所述第二交互单元用于在核内源时钟和相位相同信号的控制下，与所述第一交互单元进行数据的收发。
全文数据：
权利要求：
百度查询： 上海安路信息科技股份有限公司 基于FPGA的平衡时钟偏斜的电路系统及控制方法
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