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申请/专利权人：广州智明微电子科技有限公司

摘要：本发明属于功率半导体器件技术领域，具体公开了一种高低边集成功率开关。本发明首先提出一种高低边集成功率半导体器件，在同一衬底上集成两个MOS器件，通过介质隔离区将两个MOS器件隔离，以抵挡器件之间的横向耐压；通过金属走线使一个MOS的源极和另一个MOS的漏极相连，金属走线提供低阻抗通道，以实现高效紧凑的串联连接，进一步可将控制电路和本发明所提高低边集成功率半导体器件集成在同一衬底上，形成智能功率开关，减小了芯片占用PCB板的面积，利于实现高功率密度、降低温度波动、减小传输延迟、降低电磁干扰等。本发明有助于实现高效的电流控制和开关管理，特别是在需要高电压和电流控制的应用场合，比如BUCK电路、BOOST电路以及半桥电路等等。

主权项：1.一种高低边集成功率半导体器件，其特征在于，其元胞结构包括从下至上依次层叠设置的第一金属化漏极9、第一N+漏区8以及N-外延层7；N-外延层7在沿其左右方向的中间位置设有第一沟槽24，第一沟槽24为纵向布置，且从N-外延层7的上表面向下延伸到第一N+漏区8的上表面；第一沟槽24内填充有介质材料23，以形成介质隔离区；第一沟槽24的右侧设置有第一平面栅结构和第一P型基区6；第一P型基区6有两个，且均包含在所述N-外延层7的右侧区域中，两个第一P型基区6分别位于N-外延层7右侧区域中的顶部左侧以及右侧位置；N-外延层7右侧区域中的顶部中间位置位于两个第一P型基区6之间；两个第一P型基区6中左侧的第一P型基区6与第一沟槽24的右侧面接触；第一P型基区6中包含第一P+低电阻率区5和第一N+源区4；左侧的第一P型基区6中，第一P+低电阻率区5和第一N+源区4侧面相互接触的位于左侧的第一P型基区6的顶部左侧区域，且第一P+低电阻率区5和第一N+源区4为由左向右依次布置；左侧的第一P型基区6的顶部右侧区域位于所述第一N+源区4的右侧面与左侧的第一P型基区6的右侧面之间；右侧的第一P型基区6中，第一P+低电阻率区5和第一N+源区4侧面相互接触的位于右侧的第一P型基区6的顶部右侧区域，且第一P+低电阻率区5和第一N+源区4为由右向左依次布置；右侧的第一P型基区6的顶部左侧区域位于所述第一N+源区4的左侧面与右侧的第一P型基区6的左侧面之间；第一平面栅结构包含第一栅氧化层3和第一栅电极2；第一栅氧化层3位于N-外延层7右侧区域的上方；第一栅氧化层3的底面与左侧的第一P型基区6的顶部右侧区域、N-外延层7的顶部中间位置、右侧的第一P型基区6的顶部左侧区域、以及两个第一N+源区4的顶面部分区域均接触；所述第一栅电极2位于第一栅氧化层3的顶部表面；第一沟槽24的左侧设置有第二平面栅结构和P型阱区10；其中P型阱区10位于所述N-外延层7的左侧区域中，且P型阱区10的右侧面与第一沟槽24的左侧面接触；P型阱区10中包含第二P型基区11和N-漂移区16；其中第二P型基区11和N-漂移区16分别位于P型阱区10的顶部左侧区域以及顶部右侧区域，且第二P型基区11的右侧面与N-漂移区16的左侧面相互接触；N-漂移区16的右侧面与第一沟槽24的左侧面相互接触；第二P型基区11中包含第二N+源区13和第二P+低电阻率区12；第二N+源区13和第二P+低电阻率区12的侧面相互接触的位于第二P型基区11的顶部左侧区域，第二P+低电阻率区12位于第二N+源区13的左侧；第二P型基区11的顶部右侧区域位于第二N+源区13的右侧面与第二P型基区11的右侧面之间；所述N-漂移区16中包含第二N+漏区17；第二N+漏区17位于N-漂移区16的顶部右侧区域，N-漂移区16的顶部左侧区域位于所述第二N+漏区17的左侧面与N-漂移区16的左侧面之间；所述第二平面栅结构包含第二栅氧化层15和第二栅电极14；其中第二栅氧化层15位于N-外延层7左侧区域的上方；第二栅氧化层15的底面与第二P型基区11的顶部右侧区域、第二N+源区13的顶面右侧部分区域以及N-漂移区16的顶部左侧区域均接触；第二栅电极14位于第二栅氧化层15的顶部表面；在N-外延层7的上方设有绝缘层18，绝缘层18内设有通孔20；在绝缘层18上方设有第一金属化源极1和第二金属化漏极19；第一金属化源极1位于第一P+低电阻率区5、第一N+源区4、第一平面栅结构和第二N+漏区17的上方；第二金属化漏极19位于第二N+源区13和第二P+低电阻率区12的上方；所述第一金属化源极1通过通孔20与第一P+低电阻率区5、第一N+源区4和第二N+漏区17进行欧姆接触；所述第二金属化漏极19通过通孔20与第二N+源区13和第二P+低电阻率区12进行欧姆接触。

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