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申请/专利权人：桂林电子科技大学

摘要：本实用新型公开一种III‑V族半导体MOSHEMT器件，其组分渐变缓冲层降低III‑V半导体之间晶格失配，减少位错引进的缺陷。同时该器件结构不仅降低MOS界面态密度，并且通过对外延材料采用高In组分In0.7Ga0.3AsIn0.6Ga0.4AsIn0.5Ga0.5As复合沟道设计以及势垒层和缓冲层平面处的双掺杂设计充分的提高了2‑DEG的浓度与电子迁移率，降低了沟道的方块电阻。本实用新型具有二维电子气浓度高、沟道电子迁移率大、器件特征频率和振荡频率高和制造工艺简单易于实现等特点。

主权项：一种III‑V族半导体MOSHEMT器件，其特征是，包括单晶衬底101、变In组分InxAl1‑xAs缓冲层102、In0.52Al0.48As缓冲层103、第一层In0.7Ga0.3As沟道层105、第二层In0.6Ga0.4As沟道层106、第三层In0.5Ga0.5As沟道层107、In0.52Al0.48As势垒层109、窄带隙欧姆接触层110、源漏金属111、栅介质112和栅金属113；单晶衬底101、变In组分InxAl1‑xAs缓冲层102、In0.52Al0.48As缓冲层103、第一层In0.7Ga0.3As沟道层105、第二层In0.6Ga0.4As沟道层106、第三层In0.5Ga0.5As沟道层107、In0.52Al0.48As势垒层109和窄带隙欧姆接触层110自下而上依次叠放；窄带隙欧姆接触层110的中间部分开设有有源区；源漏金属111设置在窄带隙欧姆接触层110，源漏金属111的中间部分开设有栅槽；栅介质112填充在有源区和栅槽中；栅金属113呈T形，其下部嵌入栅介质112中。

全文数据：一种III-V族半导体MOSHEMT器件技术领域[0001]本实用新型涉及半导体器件技术领域，具体涉及一种m-v族半导体MOSHEMT器件。背景技术[0002]目前半导体工业的主流是硅技术，随着半导体技术最小尺寸发展到纳米尺度，硅集成电路技术日益逼近其理论和技术的双重极限。而III-V族半导体材料相比硅材料具有更高的电子迁移率6-60倍和在低电场和强场下具有更加优异的电子输运性能等特性，因此，III-V族半导体材料将是新一代超高频低功耗集成电子系统的必然选择。[0003]然而，传统的GaAsHEMT的沟道二维电子气浓度和电子迀移率，受材料结构的影响无法做到使得导电沟道电子迁移率与二维电子气浓度均很大，限制了GaAsHEMT器件在微波通信中的发展。需要在III-V族半导体上采用新的器件结构，以充分发挥III-V族半导体材料的特性，增强沟道中二维电子气浓度与电子迀移率。由于InP衬底的制造成本较高，材质较脆，不利于的推广，所以利用在GaAs衬底采用新的器件结构，使得GaAsHEMT器件具有很强的实用性与利用价值。实用新型内容[0004]本实用新型所要解决的技术问题是现有HEM器件导电沟道电子迀移率与二维电子气浓度无法同时做到更大的问题，提供一种III-V族半导体MOSHEMT器件。[0005]为解决上述问题，本实用新型是通过以下技术方案实现的：[0006]—种III-V族半导体MOSHEMT器件，包括单晶衬底、变In组分IruAh-xAs缓冲层、111〇.5241。.48八8缓冲层、第一层111。.763。.3々3沟道层、第二层111。.66.4々3沟道层、第三层Ino.sGao.sAs沟道层、Ino.wAlojAs势垒层、窄带隙欧姆接触层、源漏金属、栅介质和栅金属；单晶衬底、变In组分InxAli-xAs缓冲层、Ino.52Alo.48As缓冲层、第一层Ino.7Gao.3As沟道层、第—层In〇.6Ga〇.4As沟道层、第二层InG.5Ga〇.5As沟道层、Ino.52Alo.48As势垒层和窄带隙欧姆接触层自下而上依次叠放;窄带隙欧姆接触层的中间部分开设有有源区；源漏金属设置在窄带隙欧姆接触层，源漏金属的中间部分开设有栅槽;栅介质填充在有源区和栅槽中；栅金属呈T形，其下部嵌入栅介质中。[0007]上述方案中，In〇.52AlQ.48AS缓冲层的上部设有第一平面掺杂层。[0008]上述方案中，第三层Ino.sGao.sAs沟道层的上部设有第二平面掺杂层。[0009]上述方案中，单晶衬底为GaAs族的单晶衬底。[0010]与现有技术相比，本实用新型的组分渐变缓冲层降低III-V半导体之间晶格失配，减少位错引进的缺陷。同时该器件结构不仅降低M0S界面态密度，并且通过对外延材料采用高In组分In〇.7Ga.3AsIn.6Gaci.4AsIn.5Ga.5As复合沟道设计以及势金层和缓冲层平面处的双掺杂设计充分的提高了2-DEG的浓度与电子迀移率，降低了沟道的方块电阻。本实用新型具有二维电子气浓度高、沟道电子迁移率大、器件特征频率和振荡频率高和制造工艺简单易于实现等特点。附图说明[0011]图1是一种III-V族半导体M0SHEMT器件的结构示意图。具体实施方式[0012]—种III-V族半导体M0SHEMT器件，如图1所示，包括单晶衬底101、变In组分InxAll-xAs缓冲层1〇2、111.52六1.48八3缓冲层1〇3、第一平面掺杂层1〇4、第一层1110.763.3厶3沟道层105、第二层Ino.6Gao.4As沟道层106、第三层Ino.5Gao.5As沟道层107、第二平面掺杂层108、InQ.52AlQ.48AS势垒层109、窄带隙欧姆接触层110、源漏金属111、栅介质112和栅金属113〇[0013]单晶衬底101、变In组分IruAh-xAs缓冲层102、111〇.5：^1。.4—缓冲层103、第一层Ino.7Gao.3As沟道层105、第二层Ino.5Gao.5As沟道层106、第三层Ino.6Gao.4As沟道层107、Ino.52AlQ.48As势垒层109和窄带隙欧姆接触层110自下而上依次叠放。单晶衬底101为GaAs族的单晶衬底101。第一平面掺杂层104设置在Ino.52Alo.48As缓冲层103的上部。第二平面掺杂层108设置在第三层InQ.4GaQ.6As沟道层107的上部。[0014]窄带隙欧姆接触层110的中间部分开设有有源区。源漏金属111设置在窄带隙欧姆接触层110,源漏金属111的中间部分开设有栅槽。栅介质112填充在有源区和栅槽中。栅金属113呈T形，其下部嵌入栅介质112中。[0015]一种III-V族半导体M0SHEMT器件的制备方法，其具体包括如下步骤：[0016]S1:在GaAs族衬底片上外延形成变In组分InxAli-xAs缓冲层102[0017]S2:在变In组分InxAh-xAs缓冲层102上外延形成Ino.52Alo.48As缓冲层103;[0018]S3:在Ino.52Alo.48As缓冲层上外延生长第一层Ino.5Gao.5As沟道层105;[0019]S4:在第一层Ino.7Gao.3As沟道层105外延生长第二层Ino.6Gao.4As沟道层106;[0020]S5:在第二层InQ.6GaQ.4As沟道层106外延生长第三层Ino.sGao.sAs沟道层107;[0021]S6:在第三层Ino.5Gao.5As沟道层107外延形成Ino.52Alo.48As势垒层109;[0022]S7:在Iri.52Alo.48AS势垒层109上外延形成重掺杂的窄带隙欧姆接触层110;[0023]S8:在以上外延结构上的窄带隙欧姆接触层110处利用光刻和刻蚀工艺形成有源区；有源区得到的方法可以是干法刻蚀，也可以使湿法刻蚀；[0024]S9:在窄带隙欧姆接触层110上形成源漏金属111;源漏金属111采用TiPtAu金属系统；[0025]S10:在源漏金属111中采用湿法腐蚀方法对栅槽进行腐蚀；[0026]SI1:在腐蚀完栅槽后，采用ALD沉积系统在栅槽中生长高K栅介质112;[0027]S12:在高K栅介质112上形成T形的栅金属113。栅金属113采用PMMAMMAPMMA胶两次电子束曝光一次显影。

权利要求：1.一种III-V族半导体MOSHEMT器件，其特征是，包括单晶衬底（1〇1、变111组分inxAll—xAs缓冲层（102、In〇.52Alo.48As缓冲层（103、第一层Ino.7Gao.3As沟道层（105、第二层Ino.6Gao.4As沟道层（106、弟二层Ino.5Gao.5As沟道层（107、Ino.52Alo.48As势垒层（109、窄带隙欧姆接触层110、源漏金属111、栅介质（112和栅金属113;单晶衬底（101、变In组分InxAlixAs缓冲层（102、InQ.52AlQ.48AS缓冲层（103、第一层Ino.7GaQ.3As沟道层（105、第二层In〇.6Ga〇.4As沟道层（106、第三层Ino.5Gao.5As沟道层107、In〇.52AlL48As势垒层109和窄带隙欧姆接触层110自下而上依次叠放；窄带隙欧姆接触层（110的中间部分开设有有源区；源漏金属（111设置在窄带隙欧姆接触层（110，源漏金属（111的中间部分开设有栅槽;栅介质（112填充在有源区和栅槽中;栅金属113呈T形，其下部嵌入栅介质（112中。2.根据权利要求1所述一种III-V族半导体M0SHEMT器件，其特征是：Ino.52Alo.48As缓冲层103的上部设有第一平面掺杂层104。3.根据权利要求1所述一种III-V族半导体M0SHEMT器件，其特征是:第三层Ino.sGao.sAs沟道层107的上部设有第二平面掺杂层108。4.根据权利要求1所述的一种III-V族半导体M0SHEMT器件，其特征是，单晶衬底（101为GaAs族的单晶衬底（101。

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