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申请/专利权人：青岛鼎信通讯股份有限公司;青岛鼎信通讯科技有限公司;青岛鼎信通讯电力工程有限公司

摘要：本发明提供了一种Verilog代码的功能验证方法及平台，涉及数字集成电路验证技术领域，包括：基于验证目的与需求生成验证激励；利用Matlab编写仿真脚本，对Verilog代码设计功能进行实现，以得到预期仿真结果并作为基准；利用Python编写EDA仿真脚本，生成Verilog代码对应仿真文件，并基于需求修改与运行仿真文件；在EDA仿真工具中编写Testbench，配置Verilog代码模块接口与控制信号，并完成验证激励输入与行为仿真结果输出；分别运行Matlab、EDA仿真脚本，得到预期仿真结果及行为仿真结果；对比预期仿真结果与行为仿真结果，验证Verilog代码功能正确性。可实现不开启EDA仿真工具GUI前提下，自动执行激励生成、仿真执行及结果验证等验证流程，避免开发人员与GUI间重复性交互与操作，极大提升验证效率。

主权项：1.一种Verilog代码的功能验证方法，其特征在于，包括以下步骤：步骤1：为满足验证目的与需求，对验证激励的名称、数量、长度、随机性及限值等参数进行配置，生成对应的验证激励；步骤2：Matlab仿真脚本编写，利用软件Matlab编写仿真脚本，用以对待验证Verilog代码的预期功能进行实现，获取预期仿真结果；步骤3：EDA仿真脚本编写，利用Python语言编写EDA仿真脚本，用以完成仿真文件的生成、修改及执行；步骤4：Testbench编写，在EDA仿真工具中编写Testbench，用以对待验证Verilog代码模块的接口及控制信号进行配置，并完成验证激励的输入与行为仿真结果的输出；步骤5：Matlab仿真脚本、EDA仿真脚本运行，分别运行Matlab与EDA仿真脚本，并得到预期仿真结果与行为仿真结果；步骤6：功能正确性验证，对比预期仿真结果与行为仿真结果，验证Verilog代码功能正确性。

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