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申请/专利权人：三星电子株式会社

摘要：提供了一种半导体封装件。该半导体封装件包括：第一层，包括第一半导体芯片和第一通孔；第一再分布层，设置在第一层的表面上，并且包括第一‑第一布线和第二‑第一布线；以及第二层，包括第二半导体芯片，并且堆叠在第一层上。第一半导体芯片包括第一‑第一缓冲器，第一‑第一缓冲器电连接在第一‑第一布线与第二‑第一布线之间。

主权项：1.一种半导体封装件，所述半导体封装件包括：第一层，包括第一半导体芯片和第一通孔；第一再分布层，设置在第一层的表面上，并且包括第一-第一布线和第二-第一布线；第二层，包括第二半导体芯片和第二通孔，并且堆叠在第一层上；以及第二再分布层，设置在第二层的表面上，并且包括第一-第二布线和第二-第二布线，其中，第一半导体芯片包括第一-第一缓冲器，第一-第一缓冲器直接连接在第一-第一布线与第二-第一布线之间，其中，第一通孔穿透第一层以直接连接在第一-第一布线与外部连接端子之间，其中，第二通孔穿透第二层以直接连接在第二-第一布线与第二-第二布线之间，其中，第一半导体芯片包括第一-第一垫、第二-第一垫和第三-第一垫，其中，第一-第一缓冲器电连接在第一-第一垫与第二-第一垫之间，其中，第一-第一布线连接到第一-第一垫，第二-第一布线连接到第二-第一垫和第三-第一垫。

全文数据：半导体封装件本申请要求于2017年12月20日在韩国知识产权局提交的第10-2017-0175641号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。技术领域与发明构思的示例实施例一致的设备和方法涉及一种半导体封装件，更具体地，涉及一种具有扇出式封装技术的半导体封装件。背景技术电子产品在减小它们的体积的同时要求高容量数据处理。因此，提高在这样的电子产品中使用的半导体器件的集成度的需求日益增长。由于半导体封装件的厚度，通过引线键合工艺难以堆叠多于四层。近来，已经研究并开发了能够增加集成度并提高单位成本的PLP面板级封装和WLP晶圆级封装技术。然而，在具有堆叠结构的扇出式封装件的情况下，由于多个层之间的负载的增加，堆叠的数量存在限制。发明内容示例实施例提供了一种应用扇出式封装技术并且包括能够减小多层之间的负载的堆叠结构的半导体封装件。示例实施例提供了一种制造半导体封装件的方法。根据示例实施例，提供了一种半导体封装件，该半导体封装件可以包括：第一层，包括第一半导体芯片和第一通孔；第一再分布层设置在第一层的表面上并且包括第一-第一布线和第二-第一布线；以及第二层，包括第二半导体芯片，并且堆叠在第一层上。第一半导体芯片可以包括第一-第一缓冲器，第一-第一缓冲器可以电连接在第一-第一布线与第二-第一布线之间。根据示例实施例，提供了一种可以包括多个层的半导体封装件。两个或更多个层可以包括彼此绝缘的各个半导体芯片，以及分别设置在半导体芯片上的再分布层。每个半导体芯片可以包括通过包括在相应再分布层中的多条布线彼此连接两个或更多个垫，所述两个或更多个垫中的一个为相应半导体芯片的输入输出垫。包括在设置在两个或更多个层之中的第一层上的第一再分布层中的第一-第一布线可以连接到外部输入输出端子。第一再分布层还可以包括连接到包括在第一层中的第一半导体芯片的输入输出垫的第二-第一布线，以及通过设置在第一-第一布线和第二-第一布线之间来连接第一-第一布线和第二-第一布线的至少一个缓冲器。根据示例实施例，提供了一种可以包括竖直地堆叠的多个层的半导体封装件。所述多个层中的两个或更多个可以包括彼此绝缘的各个半导体芯片和分别设置在半导体芯片上的再分布层。各个层中的每个可以包括多条布线和连接布线的相同数量的缓冲器，布线可以连接到包括在相应层的相应半导体芯片中的垫。根据示例实施例，提供了一种制造半导体封装件的方法，该方法可以包括：形成包括第一通孔和包括第一-第一缓冲器的第一半导体芯片的第一层；在第一层的表面上形成包括第一-第一布线和第二-第一布线的第一再分布层；在第一层上堆叠第二层，第二层包括第二通孔和第二半导体芯片；以及结合电连接到第一-第一布线的外部连接端子。第一-第一缓冲器可以电连接在第一-第一布线与第二-第一布线之间。根据示例实施例的半导体封装件，通过第一层中的半导体芯片的缓冲器，将半导体封装件的内部的负载和外部的负载分离，使得与当外部连接端子与半导体芯片的输入输出垫之间不存在缓冲器时的情况相比，可以使负载分布开或减小。此外，与引线键合封装结构不同，半导体封装件具有通孔的层叠结构，因为负载通过半导体芯片的缓冲器分布开或减小，所以多堆叠是可行的，而不会增加负载。此外，能够针对每层适当地设计通孔的位置和再分布层的布线结构以不使用或使用半导体芯片中的缓冲器，因此，可以构成期望的电路。此外，可以针对每层调整穿过半导体芯片的输入输出垫的缓冲器的数量，使得可以有减小每层的延迟差。将理解的是，上面的总体描述和下面的详细描述是示例性的和解释性的并且意图提供对所要求保护的发明的进一步的解释。附图说明通过下面结合附图的详细描述，示例实施例将被更清楚地理解。如这里所描述的，图1至图15表示非限制性的示例实施例。图1是示出根据示例实施例的半导体封装件100的剖视图。图2A、图2B和图2C分别是根据示例实施例的包括第一半导体芯片110的图1的半导体封装件100的第一层L1的一部分的平面图和剖视图。图3示出了根据示例实施例的图1的半导体封装件100的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3之间的连接关系。图4是根据示例实施例分别示出图3中的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3的平面图。图5A至图5E是示出根据示例实施例的图1的半导体封装件100的“A”部分的各种实施例的放大的剖视图。图6示出了根据示例实施例的半导体封装件的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3之间的连接关系。图7是根据示例实施例分别示出图6中的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3的平面图。图8示出了根据示例实施例的半导体封装件的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3之间的连接关系。图9是根据示例实施例分别示出图8中的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3的平面图。图10是示出根据示例实施例的半导体封装件200的剖视图。图11A、图11B和图11C分别是根据示例实施例的包括第一半导体芯片210的图10的半导体封装件200的第一层L1的一部分的平面图和剖视图。图12示出了根据示例实施例的图10的半导体封装件200的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3之间的连接关系。图13是根据示例实施例分别示出图12中的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3的平面图。图14是示出根据示例实施例的半导体封装件300的剖视图。图15示出了根据示例实施例的图14的半导体封装件300的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3之间的连接关系。图16是根据示例实施例分别示出图15中的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3的平面图。图17是示出根据示例实施例的半导体封装件400的剖视图。图18是示意性示出根据示例实施例的包括半导体封装件的电子系统的框图。图19是示出根据示例实施例的制造半导体封装件的方法的流程图。图20A、图20B、图20C和图20D是根据示例实施例示出制造图1的半导体封装件100的方法的剖视图。图21A、图21B、图21C和图21D是根据示例实施例示出制造图10的半导体封装件200的方法的剖视图。图22A、图22B、图22C和图22D是根据示例实施例示出制造图17的半导体封装件300的方法的剖视图。具体实施方式将在下文中参照附图更充分地描述发明构思的各种示例实施例。然而，发明构思可以以许多不同的形式实施并且不应被解释为局限于这里阐述的示例实施例。相反，提供这些示例实施例，使得本说明书将是彻底的和完整的并且将向本领域的技术人员充分地传达发明构思的范围。在附图中，为了清楚，可以夸大层和区域的尺寸和相对尺寸。将理解的是，虽然这里可以使用术语第一、第二、第三、第一-第一、第二-第一、第一-第二、第二-第二、第一-第三、第二-第三等来描述各种元件、组件、区域、层和或部分，但是这些元件、组件、区域、层和或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被称为第二元件、第二组件、第二区域、第二层或第二部分。将理解的是，当元件或层被称为“在”另一元件或层“之上”、“上方”、“上”、“连接到”或“结合到”另一元件或层时，该元件或层可直接在所述另一元件或层之上、上方或上、直接连接到或直接结合到所述另一元件或层，或者可存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“之上”、“上方”、“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或层。同样的附图标记始终表示同样的元件。如这里使用的，术语“和或”包括一个或更多个相关所列项的任何组合和全部组合。为了易于描述，在这里可以使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“在……上方”、“上”等的空间相对术语来描述如图中示出的一个元件或特征与另一元件或特征的关系。将理解的是，除了图中描绘的方位之外，空间相对术语还意图包含装置在使用或操作中的不同方位。例如，如果图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”所述其它元件或特征“上方”。因此，术语“在……下方”可以包括上方和下方两种方位。装置可以另行定位旋转90度或在其它方位处，并且相应地解释这里使用的空间相对描述语。图1是示出根据示例实施例的半导体封装件100的剖视图。图2A、图2B和图2C分别是根据示例实施例的包括第一半导体芯片110的图1的半导体封装件100的第一层L1的一部分的平面图和剖视图。参照图1和图2A至图2C，半导体封装件100可以包括第一层L1、第一再分布层RDL1、第二层L2、第二再分布层RDL2、第三层L3、第三再分布层RDL3和外部连接端子SB。第一层L1可以包括至少一个第一半导体芯片110、至少一个第一TPV面板通孔，TPV1和具有容纳第一半导体芯片110的第一容纳部分AC1的第一面板PNL1。第二层L2可以包括至少一个第二半导体芯片120、至少一个第二TPV面板通孔，TPV2和具有容纳第二半导体芯片120的第二容纳部分的第二面板PNL2。第三层L3可以包括至少一个第三半导体芯片130、至少一个第三TPV面板通孔，TPV3和具有容纳第三半导体芯片130的第三容纳部分的第三面板PNL3。第一面板PNL1可以具有在第一方向D1和垂直于第一方向D1的第二方向D2上延伸的上表面和下表面。容纳第一半导体芯片110的第一容纳部分AC1可以形成在第一面板PNL1的上表面处。第二面板PNL2可以在垂直于第一方向D1和第二方向D2的第三方向D3上堆叠在第一面板PNL1上。第二容纳部分可以形成在第二面板PNL2的上表面处。第三面板PNL3可以在第三方向D3上堆叠在第二面板PNL2上。第三容纳部分可以形成在第三面板PNL3的上表面处。在示例实施例中，第一面板PNL1、第二面板PNL2和第三面板PNL3中的每个可以包括绝缘基底。绝缘基底可以包括绝缘材料，例如，硅、玻璃、陶瓷、塑料或聚合物。第一面板PNL1、第二面板PNL2和第三面板PNL3中的每个可以以平板形状形成，或者可以具有诸如圆形形状或多边形形状的各种形状。第一半导体芯片110可以容纳在第一容纳部分AC1处，并且可以包括可以形成在第一半导体芯片110的第一表面F1上的第一垫pad，或称为焊盘111、第二垫112和第三垫113。第一垫111、第二垫112和第三垫113可以包括金属。例如，第一垫111、第二垫112和第三垫113可以是通过电镀工艺形成的电镀垫，并且可以包括Au、NiAu或NiPdAu。第一半导体芯片110还可以包括第一-第一缓冲器LB1_1和第二-第一缓冲器LB2_1。第一-第一缓冲器LB1_1的一端可以电连接到第一垫111，第一-第一缓冲器LB1_1的另一端可以电连接到第二垫112。因此，第一-第一缓冲器LB1_1电连接在第一垫111与第二垫112之间，第一-第一缓冲器LB1_1可以将半导体封装件100内部的负载与半导体封装件100外部的负载分离。第一-第一缓冲器LB1_1可以是双向缓冲器。第二-第一缓冲器LB2_1的一端可以电连接到第二垫112，第二-第一缓冲器LB2_1的另一端可以电连接到第一垫111。因此，第二-第一缓冲器LB2_1电连接在第二垫112与第一垫111之间。第二-第一缓冲器LB2_1可以是双向缓冲器。在本示例实施例中，不使用第一半导体芯片110的第二-第一缓冲器LB2_1。然而，在以与第一半导体芯片110的工艺相同的工艺制造的第二半导体芯片120中，如稍后将讨论的图4中所示，可以使用第二-第二缓冲器LB2_2而不是第一-第二缓冲器LB1_2。因此，根据半导体封装件100的设计，可以通过利用再分布层的布线和TPV来选择第一-第一缓冲器LB1_1和第二-第一缓冲器LB2_1之中的必要的缓冲器。第二半导体芯片120可以容纳在第二容纳部分中，并且可以包括第一垫、第二垫和第三垫。第一垫、第二垫和第三垫可以形成在第二半导体芯片120的第一表面上。第一垫至第三垫可以包括金属。第二半导体芯片120还可以包括第一-第二缓冲器LB1_2和第二-第二缓冲器LB2_2。第一-第二缓冲器LB1_2的一端可以电连接到第一垫，第一-第二缓冲器LB1_2的另一端可以电连接到第二垫。因此，第一-第二缓冲器LB1_2电连接在第一垫与第二垫之间。第一-第二缓冲器LB1_2可以是双向缓冲器。第二-第二缓冲器LB2_2的一端可以电连接到第二垫，第二-第二缓冲器LB2_2的另一端可以电连接到第一垫。因此，第二-第二缓冲器LB2_2电连接在第二垫与第一垫之间。第二-第二缓冲器LB2_2可以是双向缓冲器。在本示例实施例中，不使用第二半导体芯片120的第一-第二缓冲器LB1_2和第二-第二缓冲器LB2_2。然而，第一半导体芯片110和第二半导体芯片120可以以相同的工艺制造。根据半导体封装件100的设计，可以通过利用再分布层的布线和TPV来选择第一-第二缓冲器LB1_2和第二-第二缓冲器LB2_2之中的必要的缓冲器或不选择它们。第三半导体芯片130可以容纳在第三容纳部分中，并且可以包括第一垫、第二垫和第三垫。第一垫、第二垫和第三垫可以形成在第三半导体芯片130的第一表面上。第一垫至第三垫可以包括金属。第三半导体芯片130还可以包括第一-第三缓冲器LB1_3和第二-第三缓冲器LB2_3参见图3。第一-第三缓冲器LB1_3的一端可以电连接到第一垫，第一-第三缓冲器LB1_3的另一端可以电连接到第二垫。因此，第一-第三缓冲器LB1_3电连接在第一垫与第二垫之间。第一-第三缓冲器LB1_3可以是双向缓冲器。第二-第三缓冲器LB2_3的一端可以电连接到第二垫，第二-第三缓冲器LB2_3的另一端可以电连接到第一垫。因此，第二-第三缓冲器LB2_3电连接在第二垫与第一垫之间。第二-第三缓冲器LB2_3可以是双向缓冲器。在本示例实施例中，不使用第三半导体芯片130的第一-第三缓冲器LB1_3和第二-第三缓冲器LB2_3。然而，第一半导体芯片110和第三半导体芯片130可以以相同的工艺制造。根据半导体封装件100的设计，可以通过利用再分布层的布线和TPV来选择第一-第三缓冲器LB1_3和第二-第三缓冲器LB2_3之中的必要的缓冲器或不选择它们。第一半导体芯片110、第二半导体芯片120和第三半导体芯片130中每个可以是例如易失性存储器。更具体地，易失性存储器可以是动态随机存取存储器DRAM、静态随机存取存储器SRAM、SDRAM、rambusDRAMRDRAM等，但是不限于此。此外，第一半导体芯片110可以是逻辑芯片，并且可以是例如控制存储器芯片的控制器。此外，第一半导体芯片110、第二半导体芯片120和第三半导体芯片130中的每个可以是非易失性存储器。更具体地，非易失性存储器可以是EEPROM、闪存、相变RAMPRAM、电阻式RAMRRAM、铁电RAMFeRAM、磁性RAMMRAM、聚合物RAMPoRAM、纳米浮动栅极存储器NFGM、分子电子存储器、绝缘体电阻改变型存储器等，但是不限于此。第一半导体芯片110、第二半导体芯片120和第三半导体芯片130可以是相同的半导体芯片或不同的半导体芯片。此外，当第一层L1、第二层L2和第三层L3中的一个包括多个第一半导体芯片110、多个第二半导体芯片120和或多个第三半导体芯片130时，这些半导体芯片中的一些可以是相同的半导体芯片，这些半导体芯片中的另一些可以是不同的半导体芯片。多个第一半导体芯片110、多个第二半导体芯片120或多个第三半导体芯片130可以设置为在第一层L1、第二层L2和第三层L3中的一个中沿第一方向D1和第二方向D2彼此相邻或彼此接触。第一再分布层至第三再分布层RDL1、RDL2和RDL3可以通过再分布工艺分别堆叠在第一层至第三层L1、L2和L3上。第一再分布层至第三再分布层RDL1、RDL2和RDL3分别在第一层至第三层L1、L2和L3上形成再分布图案，使得半导体芯片110、120和130的输入输出端子可以小型化并且可以增大输入输出端子的数量。因此，可以实现扇出式结构。此外，第一再分布层至第三再分布层RDL1、RDL2和RDL3分别在第一层至第三层L1、L2和L3上形成再分布图案，以启用扇出式结构，使得可以实现有利于高性能和高速信号处理的半导体封装件100。第一再分布层至第三再分布层RDL1、RDL2和RDL3中的每个可以包括导电布线和使布线适当地绝缘的绝缘层。再分布层RDL1可以设置在第一层L1与第二层L2之间。再分布层RDL1可以包括第一-第一布线RD1_1和第二-第一布线RD2_1。第一-第一布线RD1_1和第二-第一布线RD2_1可以包括导电材料。导电材料可以包括金属，例如，铜Cu、铜合金、铝Al或铝合金。第一-第一布线RD1_1可以电连接到第一半导体芯片110的第一垫111和第一面板通孔TPV1。第二-第一布线RD2_1可以电连接到第一半导体芯片110的第二垫112和第三垫113。此外，第二-第一布线RD2_1可以电连接到第二层L2的第二面板通孔TPV2。虽然未详细示出，但是第一-第一布线RD1_1和第一垫111可以以各种方式彼此连接。例如，第一垫111和第一-第一布线RD1_1可以物理连接或电连接。在一些示例实施例中，第一垫111的上表面可以与第一-第一布线RD1_1的下表面接触。在一些示例实施例中，第一垫111和第一-第一布线RD1_1可以通过设置在其间的一个或更多个凸块未示出电连接。例如，凸块可以包括Cu、Au、Ni、Al、Ag或包括这些金属中的至少一种的合金。在一些示例实施例中，它们可以通过形成在第一-第一布线RD1_1的表面和第一垫111的表面中的至少一个上的突起和凹槽的组合连接。根据本示例实施例的半导体封装件100可以利用TPV和再分布层电连接芯片而不需要引线键合。因此，其不限于堆叠层的数量并且可以具有薄的厚度。第二再分布层RDL2可以包括第一-第二布线RD1_2和第二-第二布线RD2_2参见图3。第三再分布层RDL3可以包括第一-第三布线RD1_3和第二-第三布线RD2_3参见图3。稍后将在图3的描述中描述第二再分布层RDL2和第三再分布层RDL3的详细连接关系。第二再分布层RDL2和第三再分布层RDL3也可以以与第一再分布层RDL1相似的方式形成。第一面板通孔TPV1可以在第三方向D3上穿透第一层L1的第一面板PNL1，并且可以与外部连接端子SB和第一再分布层RDL1的第一-第一布线RD1_1连接。在一些示例实施例中，第一面板通孔TPV1可以包括铜Cu和钨W中的至少一种。例如，第一面板通孔TPV1可以是从由铜Cu、铜锡CuSn、铜镁CuMg、铜镍CuNi、铜锌CuZn、铜铅CuPd、铜金CuAu、铜铼CuRe和钨W合金组成的组中选择的至少一种，但是不限于此。例如，第一面板通孔TPV1可以通过无电镀工艺、电镀工艺、溅射工艺或印刷工艺形成。第二面板通孔TPV2可以在第三方向D3上穿透第二层L2的第二面板PNL2，并且可以电连接到第一再分布层RDL1和第二再分布层RDL2。第三面板通孔TPV3可以在第三方向D3上穿透第三层L3的第三面板PNL3，并且可以电连接到第二再分布层RDL2和第三再分布层DRL3。稍后将在图3和图4的描述中描述第二面板通孔TPV2和第三面板通孔TPV3与再分布层之间的详细连接关系。第二面板通孔TPV2和第三面板通孔TPV3也可以以与第一面板通孔TPV1相似的方式形成。外部连接端子SB是外部输入输出端子，并且可以是焊球。外部连接端子SB可以设置在半导体封装件100下方。外部连接端子SB可以电连接到第一面板通孔TPV1。半导体封装件100可以经由外部连接端子SB电连接到外部。在本示例实施例中，半导体封装件100实现为面板级扇出式封装件，但是除了面板级扇出式封装件，其可以实现为晶圆级封装件WLP作为扇出式封装件。在这种情况下，每层的面板可以是晶圆，TPV可以是TSV硅通孔。虽然附图中未示出，但是第三层L3上还可以堆叠有附加层。在一些示例实施例中，附加层还可以包括诸如电容器或电感器的器件。此外，附加层可以包括与第一层L1至第三层L3相同或相似的结构，使得半导体封装件100还可以包括附加半导体芯片。图3示出了图1的半导体封装件100的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3之间的连接关系。图4是分别示出图3中的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3的平面图。参照图1至图4，外部连接端子SB可以电连接到第一面板通孔TPV1。第一面板通孔TPV1可以电连接到第一再分布层RDL1的第一-第一布线RD1_1。第一-第一布线RD1_1可以电连接到第一半导体芯片110的第一-第一缓冲器LB1_1。第一-第一缓冲器LB1_1可以电连接到第二-第一布线RD2_1。第二-第一布线RD2_1可以电连接到作为第一半导体芯片110的输入输出垫的第三垫113。第二-第一布线RD2_1可以电连接到第二面板通孔TPV2。第二面板通孔TPV2可以电连接到第二再分布层RDL2的第二-第二布线RD2_2。第二-第二布线RD2_2可以电连接到作为第二半导体芯片120的输入输出垫的第三垫。第二-第二布线RD2_2可以电连接到第三面板通孔TPV3。第三面板通孔TPV3可以电连接到第三再分布层RDL3的第二-第三布线RD2_3。第二-第三布线RD2_3可以电连接到作为第三半导体芯片130的输入输出垫的第三垫。这里，第一面板通孔TPV1和第二面板通孔TPV2在由第一方向D1和第二方向D2形成的平面上可以设置在不同位置处以彼此不叠置。因此，第一层L1和第二层L2的元件半导体芯片、再分布层和面板可以利用相同的工艺以相同的方式形成，然后可以在改变TPV的位置的同时通过层叠层来形成期望的结构。图4示出了通过外部连接端子SB输入的信号在第一再分布层至第三再分布层RDL1、RDL2和RDL3中的流动。半导体封装件100的内部的负载和外部的负载通过第一半导体芯片110的第一-第一缓冲器LB1_1分离，使得与当外部连接端子SB与第一半导体芯片至第三半导体芯片110、120和130的输入输出垫之间不存在缓冲器时的情况相比，可以使施加到半导体封装件100的全部负载分布开或减小。在本实施例中，因为仅作为第一层L1的缓冲器的第一-第一缓冲器LB1_1操作，所以由第一-第一缓冲器LB1_1重新驱动的信号被所有的半导体芯片共用。因此，如果堆叠N层，则最大负载可以是N最大N负载。第一-第一缓冲器LB1_1可以是双向缓冲器，使得在读取写入的情况下，半导体封装件100可以相似地操作。图5A至图5E是示出图1的半导体封装件100的“A”部分的各种示例实施例的放大的剖视图。参照图1和图5A，第一面板通孔TPV1和第一再分布层RDL1可以彼此电物理连接，第一再分布层RDL1和第二面板通孔TPV2可以彼此电物理连接。例如，第一面板通孔TPV1的上表面可以与第一再分布层RDL1的下表面接触。在一些示例实施例中，第一面板通孔TPV1的上表面可以与第一再分布层RDL1的下表面形成基本同一平面。此外，第二面板通孔TPV2的下表面可以与第一再分布层RDL1的上表面接触。在一些示例实施例中，第二面板通孔TPV2的下表面可以与第一再分布层RDL1的上表面形成基本同一平面。参照图1和图5B，凸块BP_V可以放置在第一再分布层RDL1与第二面板通孔TPV2之间。在图5B中，示出了一个凸块，但是凸块的数量不限于此。例如，凸块BP_V可以包括Cu、Au、Ni、Al、Ag或包括这些金属中的至少一种的合金。因此，第一再分布层RDL1和第二面板通孔TPV2可以通过凸块BP_V彼此电连接。凸块BP_V的剖面可以是例如圆形，但是不限于此。参照图1和图5C，第二面板通孔TPV2可以包括朝向第一再分布层RDL1突出的突起WDV_b。此外，第一再分布层RDL1可以包括与突起WDV_b组合的凹槽GV_b。在一些示例实施例中，突起WDV_b和凹槽GV_b的剖面形状可以是矩形形状。在图5C至图5E中，逐一示出了突起和与突起接合的凹槽，但是突起和凹槽的数量不限于此。参照图1和图5D，第二面板通孔TPV2可以包括朝向第一再分布层RDL1突出的突起WDV_c。此外，第一再分布层RDL1可以包括与突起WDV_c组合的凹槽GV_c。在一些示例实施例中，突起WDV_c的下表面可以具有朝向第一再分布层RDL1的凸轮廓。换言之，第一再分布层RDL1可以包括具有包含朝向第二面板通孔TPV2的凹轮廓的下表面的凹槽GV_c，以与具有凸轮廓的突起WDV_c接合。参照图1至图5E，第二面板通孔TPV2可以包括朝向第一再分布层RDL1突出的突起WDV_d。此外，第一再分布层RDL1可以包括与突起WDV_d组合的凹槽GV_d。在一些示例实施例中，突起WDV_d和凹槽GV_d的剖面形状可以是三角形。如图5A至图5E中所示，堆叠第一层L1的元件和第二层L2的元件以形成半导体封装件100。虽然仅描述了第一面板通孔TPV1和第二面板通孔TPV2与第一再分布层RDL1的堆叠关系，但是可以在第二面板通孔TPV2、第三面板通孔TPV3、第二再分布层RDL2和第三再分布层RDL3之间以相似的方式堆叠各结构。图6示出了根据示例实施例的半导体封装件的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3之间的连接关系。图7是分别示出图6中的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3的平面图。参照图1、图6和图7，除了再分布层和TPV的连接关系之外，半导体封装件可以与图1至图4的半导体封装件基本相同。因此，将省略重复的描述。外部连接端子SB可以电连接到第一面板通孔TPV1。第一面板通孔TPV1可以电连接到第一再分布层RDL1的第一-第一布线RD1_1。第一-第一布线RD1_1可以电连接到第一半导体芯片110的第一-第一缓冲器LB1_1。第一-第一缓冲器LB1_1可以电连接到第二-第一布线RD2_1。第二-第一布线RD2_1可以电连接到第一半导体芯片110的作为输入输出垫的第三垫113。第二-第一布线RD2_1可以电连接到第二面板通孔TPV2。第二面板通孔TPV2可以电连接到第二再分布层RDL2的第二-第二布线RD2_2。第二-第二布线RD2_2可以电连接到第二半导体芯片120的第二-第二缓冲器LB2_2。第二-第二布线RD2_2可以电连接到第二半导体芯片120的作为输入输出垫的第三垫。第二-第二缓冲器LB2_2可以电连接到第一-第二布线RD1_2。第一-第二布线RD1_2可以电连接到第三面板通孔TPV3。第三面板通孔TPV3可以电连接到第三再分布层RDL3的第一-第三布线RD1_3。第一-第三布线RD1_3可以电连接到第三半导体芯片130的第一-第三缓冲器LB1_3。第一-第三缓冲器LB1_3可以电连接到第二-第三布线RD2_3。第二-第三布线RD2_3可以电连接到第三半导体芯片130的作为输入输出垫的第三垫。图7示出了通过外部连接端子SB输入的信号在第一再分布层至第三再分布层RDL1、RDL2和RDL3中的流动。半导体封装件的内部的负载和外部的负载通过第一半导体芯片110的第一-第一缓冲器LB1_1分离，第一层的负载与第二层和更高层的负载通过第二-第二缓冲器LB2_2分离，第二层的负载与第三层和更高层的负载通过第一-第三缓冲器LB1_3分离，使得与当外部连接端子SB与第一半导体芯片至第三半导体芯片110、120和130的输入输出垫之间不存在缓冲器时的情况相比，可以使半导体封装件的全部负载分布开或减小。在本实施例中，因为每层中的缓冲器中的每个操作，所以即使堆叠N层，最大负载也可以是1最大1负载。第一-第一缓冲器LB1_1可以是双向缓冲器，使得在读取写入的情况下，半导体封装件可以相似地操作。图8示出了根据示例实施例的半导体封装件的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3之间的连接关系。图9是分别示出图8中的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3的平面图。参照图1、图8和图9，除了再分布层和TPV的连接关系以及每个半导体芯片的缓冲器的数量之外，半导体封装件可以与图1至图4的半导体封装件基本相同。因此，将省略重复的描述。第一半导体芯片至第三半导体芯片110、120和130中的每个可以包括第一缓冲器至第六缓冲器。第一再分布层至第三再分布层RDL1、RDL2和RDL3可以分别包括第一布线至第四布线。此外，第一半导体芯片至第三半导体芯片110、120和130中的每个还可以包括用于将第一缓冲器至第六缓冲器连接到再分布层的布线的垫。外部连接端子SB可以电连接到第一面板通孔TPV1。第一面板通孔TPV1可以电连接到第一再分布层RDL1的第一-第一布线RD1_1。第一-第一布线RD1_1可以电连接到第一半导体芯片110的第一-第一缓冲器LB1_1。第一-第一缓冲器LB1_1可以电连接到第二-第一布线RD2_1。第二-第一布线RD2_1可以电连接到第四-第一缓冲器LB4_1。第四-第一缓冲器LB4_1可以电连接到第三-第一布线RD3_1。第三-第一布线RD3_1可以电连接到第五-第一缓冲器LB5_1。第五-第一缓冲器LB5_1可以电连接到第四-第一布线RD4_1。第四-第一布线RD4_1可以电连接到作为第一半导体芯片110的输入输出垫的第三垫113。第二-第一布线RD2_1可以电连接到第二面板通孔TPV2。第二面板通孔TPV2可以电连接到第二再分布层RDL2的第二-第二布线RD2_2。第二-第二布线RD2_2可以电连接到第二半导体芯片120的第二-第二缓冲器LB2_2和第四-第二缓冲器LB4_2。第二-第二缓冲器LB2_2可以电连接到第一-第二布线RD1_2。第四-第二缓冲器LB4_2可以电连接到第三-第二布线RD3_2。第三-第二布线RD3_2可以电连接到第五-第二缓冲器LB5_2。第五-第二缓冲器LB5_2可以电连接到第四-第二布线RD4_2。第四-第二布线RD4_2可以电连接到第二半导体芯片120的作为输入输出垫的第三垫。第一-第二布线RD1_2可以电连接到第三面板通孔TPV3。第三面板通孔TPV3可以电连接到第三再分布层RDL3的第一-第三布线RD1_3。第一-第三布线RD1_3可以电连接到第三半导体芯片130的第一-第三缓冲器LB1_3和第五-第三缓冲器LB5_3。第一-第三缓冲器LB1_3可以电连接到第二-第三布线RD2_3。第五-第三缓冲器LB5_3可以电连接到第四-第三布线RD4_3。第四-第三布线RD4_3可以电连接到第三半导体芯片130的作为输入输出垫的第三垫。图9示出了通过外部连接端子SB输入的信号在第一再分布层至第三再分布层RDL1、RDL2和RDL3中的流动。半导体封装件的内部的负载和外部的负载通过第一半导体芯片110的第一-第一缓冲器LB1_1分离，第一层的负载与第二层和更高层的负载通过第二-第二缓冲器LB2_2分离，第二层的负载与第三层和更高层的负载通过第一-第三缓冲器LB1_3分离，使得与当外部连接端子SB与第一半导体芯片至第三半导体芯片110、120和130的输入输出垫之间不存在缓冲器时的情况相比，可以使半导体封装件的全部负载分布开或减小。此外，因为每个再分布层中的缓冲器的数量相同或者信号到达第一半导体芯片至第三半导体芯片110、120和130中的每个的输入输出垫所流经的缓冲器的数量等于三，所以可以解决由于缓冲器的数量的不同导致的延迟问题。在该实施例中，例示了每层包括六个缓冲器的三层堆叠结构。然而，半导体芯片和再分布层可以设计为每层包括N个缓冲器，使得可以获得相同的效果。图10是示出根据示例实施例的半导体封装件200的剖视图。图11A、图11B和图11C分别是根据示例性实施例的包括第一半导体芯片210的图10的半导体封装件200的第一层L1的一部分的平面图和剖视图。图12示出了根据示例性实施例的图10的半导体封装件200的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3之间的连接关系。图13是根据示例性实施例分别示出图12中的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3的平面图。参照图10至图13，除了外部连接端子SB的位置不同以及第一层至第三层L1、L2和L3倒置之外，半导体封装件200与图1至图4的半导体封装件100基本相同。因此，将省略重复的描述。半导体封装件200可以包括第一再分布层RDL1、第一层L1、第二再分布层RDL2、第二层L2、第三再分布层RDL3、第三层L3和外部连接端子SB。第一再分布层RDL1可以设置在外部连接端子SB上。第一层L1可以设置在第一再分布层RDL1上。第二再分布层RDL2可以设置在第一层L1上。第二层L2可以设置在第二再分布层RDL2上。第三再分布层RDL3可以设置在第二层L2上。第三层L3可以设置在第三再分布层RDL3上。第一半导体芯片210可以包括缓冲器LB_1。第二半导体芯片220可以包括缓冲器LB_2。第三半导体芯片230可以包括缓冲器LB_3。即，半导体芯片中的每个可以包括一个缓冲器。缓冲器可以是双向缓冲器。外部连接端子SB可以电连接到第一再分布层RDL1的第一-第一布线RD1_1。第一-第一布线RD1_1可以电连接到缓冲器LB_1。缓冲器LB_1可以电连接到第二-第一布线RD2_1。第二-第一布线RD2_1可以电连接到第一面板通孔TPV1和第一半导体芯片210的作为输入输出垫的第三垫213。第一面板通孔TPV1可以电连接到第二再分布层RDL2的第二-第二布线RD2_2。第二-第二布线RD2_2可以电连接到第二面板通孔TPV2。第二-第二布线RD2_2可以电连接到第二半导体芯片220的作为输入输出垫的第三垫。第二面板通孔TPV2可以电连接到第三再分布层RDL3的第二-第三布线RD2_3。第二-第三布线RD2_3可以电连接到第三半导体芯片230的作为输入输出垫的第三垫。根据本实施例，因为外部连接端子SB直接连接到第一再分布层RDL1，所以与图1至图4的半导体封装件100不同，可以仅用一个缓冲器来实现相同的电路构造。因此，简化了半导体封装件200的结构，并且可以简化制造工艺。图14是示出根据示例实施例的半导体封装件300的剖视图。图15示出了图14的半导体封装件300的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3之间的连接关系。图16是分别示出图15中的第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3的平面图。参照图14至图16，除了第一层至第三层L1、L2和L3以颠倒的方式交替地布置之外，半导体封装件300与图10至图13的半导体封装件200基本相同。因此，将省略重复的描述。半导体封装件300可以包括第一再分布层RDL1、第一层L1、第二层L2、第二再分布层RDL2、第三再分布层RDL3、第三层L3和外部连接端子SB。第一再分布层RDL1可以设置在外部连接端子SB上。第一层L1可以设置在第一再分布层RDL1上。第二层L2可以设置在第一层L1上。第二再分布层RDL2可以设置在第二层L2上。第三再分布层RDL3可以设置在第二再分布层RDL2上。第三层L3可以设置在第三再分布层RDL3上。第一半导体芯片310可以包括缓冲器LB_1。第二半导体芯片320可以包括缓冲器LB_2。第三半导体芯片330可以包括缓冲器LB_3。即，半导体芯片中的每个可以包括一个缓冲器。缓冲器可以是双向缓冲器。外部连接端子SB可以电连接到第一再分布层RDL1的第一-第一布线RD1_1。第一-第一布线RD1_1可以电连接到缓冲器LB_1。缓冲器LB_1可以电连接到第二-第一布线RD2_1。第二-第一布线RD2_1可以电连接到第一面板通孔TPV1和第一半导体芯片310的作为输入输出垫的第三垫。第一面板通孔TPV1可以直接电连接且直接物理连接到第二面板通孔TPV2。第二面板通孔TPV2可以电连接到第二再分布层RDL2的第一-第二布线RD1_2。第一-第二布线RD1_2可以电连接到缓冲器LB_2。缓冲器LB_2可以电连接到第二-第二布线RD2_2。第二-第二布线RD2_2可以电连接到第三再分布层RDL3的第一-第三布线RD1_3。这里，因为第二-第二布线RD2_2和第一-第三布线RD1_3彼此面对，所以它们可以彼此连接，而不需要附加的TPV。第二-第二布线RD2_2可以电连接到第二半导体芯片320的作为输入输出垫的第三垫。第一-第三布线RD1_3可以电连接到缓冲器LB_3。缓冲器LB_3可以电连接到第二-第三布线RD2_3。第二-第三布线RD2_3可以电连接到第三半导体芯片330的作为输入输出垫的第三垫。根据本实施例，因为第一层、第二层和第三层交替地倒置，所以与图6和图7的半导体封装件100不同，可以仅用一个缓冲器来实现相同的电路构造。因此，简化了半导体封装件300的结构，并且可以简化制造工艺。此外，因为TPV和半导体芯片的位置以及再分布层的布线结构在第一层、第二层和第三层中彼此相同，所以它们可以利用相同的工艺制造。因此，可以降低制造成本。图17是示出根据示例实施例的半导体封装件400的剖视图。参照图17，半导体封装件400还可以包括焊球SB和SB’、第四面板PNL4和在第三方向D3上堆叠在第四面板PNL4上的第四再分布层RDL4、通过垫电连接到第四再分布层RDL4的第四半导体芯片410以及覆盖第四半导体芯片410的成型层MD。此外，半导体封装件400还可以包括通过成型层MD电连接到第四再分布层RDL4和焊球SB的第四面板通孔TPV4以及通过第四面板PNL4电连接到第四再分布层RDL4和焊球SB’的第五面板通孔TPV5。图17中示出的半导体封装件400可以是图6至图16中描述的半导体封装件以及图1至图4中描述的半导体封装件100。将省略其详细描述。成型层MD可以使第四半导体芯片410成型。第四面板通孔TPV4的至少一部分可以从成型层MD暴露到外部。成型层MD可以包括诸如树脂的聚合物层。成型层MD可以包括例如环氧树脂模塑化合物EMC。第四半导体芯片410可以是存储器芯片或逻辑芯片。例如，当第一半导体芯片至第三半导体芯片参见图1中的110、120和130为存储器芯片时，第四半导体芯片410可以包括用于控制第一半导体芯片至第三半导体芯片的存储器控制器。半导体封装件400可以包括例如片上系统SoC或系统级封装SIP。半导体封装件400还可以包括第一绝缘层IL1、第二绝缘层IL2和形成在第一绝缘层IL1与第二绝缘层IL2之间的附加层AD。在一些示例实施例中，附加层AD可以包括诸如电容器或电感器的器件。可选择地，附加层AD可以包括包含与第一层至第三层参见图1中的L1至L3相同或相似的结构的附加半导体芯片。图18是示意性示出根据示例实施例的包括半导体封装件的电子系统的框图。参照图18，电子系统1000可以包括控制单元1010、输入单元1020、输出单元1030和存储单元1040，并且还可以包括通信单元1050和或其它操作单元1060。控制单元1010可以共同控制电子系统1000和组件中的每个。控制单元1010可以是中央处理单元CPU或中央控制单元。输入单元1020可以向控制单元1010发送电指令信号。输入单元1020可以包括键盘、小键盘、鼠标、触摸垫、诸如扫描仪的图像识别器或各种输入传感器。输出单元1030可以从控制单元1010接收电信号，并且输出由电子系统1000处理的结果。输出单元1030可以包括监视器、打印机、光束投影仪或各种机械器件。存储单元1040可以是用于临时或永久地存储将由控制单元1010处理或已经由控制单元1010处理的电信号的组件。存储单元1040可以物理或电连接或者耦合到控制单元1010。通信单元1050可以从控制单元1010接收电指令信号，并且向其它电子系统发送电信号或从其它电子系统接收电信号。其它操作单元1060可以根据控制单元1010的指令执行物理操作或机械操作。在示例实施例中，控制单元1010、输入单元1020、输出单元1030、存储单元1040、通信单元1050和其它操作单元1060中的至少一个可以包括图1至图13中公开的半导体封装件。因此，可以减小电子系统1000的体积，并且可以减小读取写入负载。图19是示出根据示例实施例的制造半导体封装件的方法的流程图。图20A、图20B、图20C和图20D是示出制造图1的半导体封装件100的方法的剖视图。参照图19和图20A至图20D，制造半导体封装件的方法可以包括：S100，形成第一层；S200，堆叠第二层；S300，堆叠第三层；以及S400，连接外部连接端子。步骤S100可以包括：S110，在第一层中布置裸片和通孔；以及S120，形成第一再分布层。步骤S200可以包括：S210，在第二层中布置裸片和通孔；S220，形成第二再分布层；以及S230，在第一层上堆叠第二层。步骤S300可以包括：S310，在第三层中布置裸片和通孔；S320，形成第三再分布层；以及S330，在第二层上堆叠第三层。可以分别在第一面板PNL1、第二面板PNL2和第三面板PNL3上设置半导体芯片110、120和130以及面板通孔TPV1、TPV2和TPV3，以形成第一层L1、第二层L2和第三层L3S110、S210、S310。例如，第一面板PNL1、第二面板PNL2和第三面板PNL3中的每个可以是不同面板的部分或者可以是包括在同一面板中的不同部分。在一些示例实施例中，可以基于晶圆级封装WLP工艺来形成第一层L1、第二层L2和或第三层L3。此外，在一些示例实施例中，可以基于面板级封装PLP工艺来形成第一层L1、第二层L2和或第三层L3。在本实施例中，面板通孔TPV1、TPV2和TPV3分别布置在第一面板PNL1、第二面板PNL2和第三面板PNL3中，但是不限于此。即，例如，可以不在第三面板PNL3中形成TPV。在本实施例中，可以通过针对第一面板PNL1的空腔创建工艺来形成第一容纳部分AC1。在形成第一容纳部分AC1之后，可以在第一容纳部分AC1中设置第一半导体芯片110。第一半导体芯片110可以具有其上暴露第一垫至第三垫的第一表面F1。然后，可以分别在第一层L1、第二层L2和第三层L3上形成第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3S120、S220和S320。例如，可以通过诸如溅射、电解电镀、无电镀或印刷的各种沉积工艺来形成第一再分布层RDL1、第二再分布层RDL2和第三再分布层RDL3。然后，可以在第一再分布层RDL1上堆叠其上形成有第二再分布层RDL2的第二层L2S230，可以在第二再分布层RDL2上堆叠第三层L3S330。然后，可以通过将作为外部连接端子SB的焊球结合到第一面板通孔TPV1来制造半导体封装件100S400。图21A、图21B、图21C和图21D是示出制造图10的半导体封装件200的方法的剖视图。参照图21A至图21D，除了连接外部连接端子SB的位置以及第一层L1、第二层L2和第三层L3堆叠的方向之外，制造半导体封装件200的方法与图19和图20A至图20D的方法基本相同。因此，将省略重复的描述。可以在其上形成有第一再分布层RDL1的第一层L1上堆叠其上形成有第二再分布层RDL2的第二层L2S230，可以在第二层L2上堆叠第三层L3S330。可以将作为外部连接端子SB的焊球结合到第一再分布层RDL1S400。图22A、图22B、图22C和图22D是示出制造图14的半导体封装件300的方法的剖视图。参照图22A至图22D，除了第二层L2的堆叠方向之外，制造半导体封装件300的方法与图21A至图21D的方法基本相同。因此，将省略重复的描述。可以在其上形成有第一再分布层RDL1的第一层L1上堆叠其上形成有第二再分布层RDL2的第二层L2S230，然后可以在第二层L2上堆叠第三层L3S330。可以将作为外部连接端子SB的焊球结合到第一再分布层RDL1S400。根据示例实施例的半导体封装件，通过第一层中的半导体芯片的缓冲器，将半导体封装件的内部的负载和外部的负载分离，使得与当外部连接端子与半导体芯片的输入输出垫之间不存在缓冲器时的情况相比，可以使施加到半导体封装件的负载分布开或减小。可选择地，至少一个缓冲器还可以被包括在各个再分布层中。此外，与引线键合封装结构不同，半导体封装件具有通孔的层叠结构，并且因为负载通过半导体芯片的缓冲器分布开或减小，所以多堆叠是可行的而不会增加负载。此外，能够针对每层适当地设计通孔的位置和再分布层的布线结构以不使用或使用半导体芯片中的缓冲器，因此，可以构成期望的电路。此外，可以针对每层调整信号到达半导体芯片的输入输出垫所流经的缓冲器的数量，使得可以减小每层的延迟差。本发明可以适用于包括片上系统和存储器器件的各种装置和系统。因此，本发明可以应用于移动电话、智能电话、个人数字助理PDA、便携式媒体播放器PMP、数码相机、摄像机、个人计算机PC、服务器计算机、工作站、笔记本电脑、数字电视TV、机顶盒、音乐播放器、物联网IoT装置、虚拟现实VR装置、增强现实AR装置等。前述内容是对示例实施例的说明，而不应被解释为对其的限制。虽然已经描述了一些示例实施例，但是本领域技术人员将容易理解的是，在本质上不脱离发明构思的新颖性教导和优点的情况下，许多修改在示例实施例中是可行的。因此，所有这样的修改意图包括在如权利要求中限定的示例实施例的范围内。

权利要求：1.一种半导体封装件，所述半导体封装件包括：第一层，包括第一半导体芯片和第一通孔；第一再分布层，设置在第一层的表面上，并且包括第一-第一布线和第二-第一布线；以及第二层，包括第二半导体芯片，并且堆叠在第一层上，其中，第一半导体芯片包括第一-第一缓冲器，第一-第一缓冲器电连接在第一-第一布线与第二-第一布线之间。2.根据权利要求1所述的半导体封装件，其中，第一半导体芯片包括第一-第一垫、第二-第一垫和第三-第一垫，其中，第一-第一缓冲器电连接在第一-第一垫与第二-第一垫之间，其中，第一-第一布线连接到第一-第一垫，第二-第一布线连接到第二-第一垫和第三-第一垫，其中，第一-第一布线连接到作为输入输出端子的外部连接端子。3.根据权利要求2所述的半导体封装件，其中，第一再分布层设置在第一层与第二层之间，其中，第一通孔电连接到第一-第一布线和外部连接端子。4.根据权利要求3所述的半导体封装件，所述半导体封装件还包括设置在第二层上并且包括第一-第二布线和第二-第二布线的第二再分布层，并且其中，第二层还包括第二通孔，其中，第二通孔电连接到第一再分布层的第二-第一布线和第二再分布层的第二-第二布线。5.根据权利要求4所述的半导体封装件，其中，第一半导体芯片还包括第二-第一缓冲器，其中，第二-第一缓冲器电连接在第二-第一布线与第一-第一布线之间。6.根据权利要求5所述的半导体封装件，其中，第一再分布层还包括第三-第一布线，其中，第一半导体芯片还包括第三-第一缓冲器，其中，第三-第一缓冲器电连接在第二-第一布线与第三-第一布线之间。7.根据权利要求2所述的半导体封装件，其中，第一层还包括形成有用于容纳第一半导体芯片的第一容纳部分的第一面板，其中，第一通孔为穿过第一面板的面板通孔。8.根据权利要求1所述的半导体封装件，所述半导体封装件还包括作为输入输出端子的外部连接端子，其中，第一层设置在第一再分布层与第二层之间，外部连接端子设置在第一再分布层上，第一再分布层设置在外部连接端子与第一层之间。9.根据权利要求8所述的半导体封装件，其中，第一-第一布线电连接到第二-第一布线，其中，第二-第一布线电连接到第一通孔。10.根据权利要求9所述的半导体封装件，所述半导体封装件还包括设置在第一层上并且包括第一-第二布线和第二-第二布线的第二再分布层，并且其中，第二半导体芯片包括第一-第二缓冲器、第一-第二垫、第二-第二垫和第三-第二垫，其中，第一-第二缓冲器电连接在第一-第二垫与第二-第二垫之间，其中，第一-第二布线电连接到第一-第二垫，第二-第二布线电连接到第二-第二垫和第三-第二垫，其中，第一通孔电连接到第二-第二布线，其中，第二再分布层设置在第一层与第二层之间。11.根据权利要求9所述的半导体封装件，所述半导体封装件还包括设置在第二层上并且包括第一-第二布线和第二-第二布线的第二再分布层，并且其中，第二半导体芯片包括第一-第二缓冲器、第一-第二垫、第二-第二垫和第三-第二垫，其中，第一-第二缓冲器电连接在第一-第二垫与第二-第二垫之间，其中，第一-第二布线电连接到第一-第二垫，第二-第二布线电连接到第二-第二垫和第三-第二垫，其中，第一通孔电连接到第二通孔，第二通孔电连接到第一-第二布线，其中，第二层设置在第二再分布层与第一层之间。12.根据权利要求11所述的半导体封装件，其中，第一通孔直接连接到第二通孔。13.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：面板，设置在外部连接端子与第一层之间；第三半导体芯片，设置在面板上；成型层，覆盖第三半导体芯片，并且其中，第三半导体芯片包括用于控制第一半导体芯片和第二半导体芯片的存储器控制器。14.根据权利要求1所述的半导体封装件，其中，第一通孔和第二通孔位于平面上的不同位置处以彼此不叠置。15.根据权利要求1所述的半导体封装件，其中，第一-第一缓冲器为双向缓冲器。16.根据权利要求1所述的半导体封装件，其中，第一层的第一半导体芯片和第二层的第二半导体芯片相同。17.根据权利要求1所述的半导体封装件，其中，第一层还包括具有第一容纳部分以容纳第一半导体芯片的第一面板，其中，第一通孔为穿透第一面板的面板通孔或硅通孔。18.一种半导体封装件，所述半导体封装件包括多个层，其中，所述多个层中的两个或更多个层包括彼此绝缘的各个半导体芯片，以及分别设置在半导体芯片上的再分布层，其中，每个半导体芯片包括通过包括在相应再分布层中的多条布线彼此连接的两个或更多个垫，所述两个或更多个垫中的一个为相应半导体芯片的输入输出垫，其中，在所述两个或更多个层之中的设置在第一层上的第一再分布层中包括的第一-第一布线被配置为连接到外部输入输出端子，其中，第一再分布层还包括连接到包括在第一层中的第一半导体芯片的输入输出垫的第二-第一布线，以及通过设置在第一-第一布线和第二-第一布线之间来连接第一-第一布线和第二-第一布线的至少一个缓冲器。19.根据权利要求18所述的半导体封装件，其中，第一层包括穿过第一层以连接第一-第一布线和外部输入输出端子的第一通孔，其中，所述两个或更多个层之中的第二层包括第二通孔，第二通孔穿透第二层以将第一再分布层中的第一-第一布线和第二-第一布线中的一条连接到包括在设置在第二层上的第二再分布层中并且连接到第二半导体芯片的输入输出垫的第二-第二布线，其中，第二再分布层还包括第一-第二布线，以及通过设置在第一-第二布线和第二-第二布线之间来连接第一-第二布线和第二-第二布线的至少一个缓冲器。20.一种半导体封装件，所述半导体封装件包括竖直地堆叠的多个层，其中，所述多个层中的两个或更多个层包括彼此绝缘的各个半导体芯片和分别设置在半导体芯片上的再分布层，其中，各个层中的每个包括多条布线和连接布线的相同数量的缓冲器，其中，布线连接到包括在相应层的相应半导体芯片中的垫。

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