申请/专利权人：安徽大学

申请日：2024-05-27

公开（公告）日：2024-06-25

公开（公告）号：CN118248193A

主分类号：G11C11/419

分类号：G11C11/419;G11C7/10;G11C7/24

优先权：

专利状态码：在审-公开

法律状态：2024.06.25#公开

摘要：本发明属于集成电路领域，具体涉及一种基于参考电路动态匹配的高可靠性存内计算电路、芯片。该电路包括基于SRAM单元构成的存算阵列以及各种外围电路。存算阵列中的各个SRAM单元采用具有双字线的SRAM单元；按奇数行和偶数行将存算阵列中的SRAM单元分为两类，一类全作为计算单元，另一类全作为量化单元。存算阵列中每列的两条位线连接在一个SA上。按列运算过程中，各计算单元的计算电压输出到一侧位线，量化阶段选择与计算行临界的量化行，参考电压输出到另一侧位线。该方案可以克服位线寄生因素的影响，进而提高电路的可靠性。此外，本发明还特别选择7T‑SRAM单元构成存算阵列，以克服电路读破坏的问题。

主权项：1.一种基于参考电路动态匹配的高可靠性存内计算电路，其包括基于SRAM单元构成的存算阵列，以及配合所述存算阵列实现数据存储功能的外围电路；其特征在于，所述存算阵列中的各个SRAM单元采用具有双字线的SRAM单元；其中，每个SRAM单元分别通过运算字线WLL和WLR控制两侧的传输管切换对应侧的存储节点与位线的导通状态；按奇数行和偶数行将所述存算阵列中各个SRAM单元分为两类，其中一类全作为计算单元，另外一类全作为量化单元；将所述存算阵列中每列的位线BL和BLB连接在一个灵敏放大器SA的两个输入端口上；基于所述高可靠性存内计算电路实现乘累加运算的策略如下：一、运算阶段选择存算阵列中的至少一列作为执行乘累加运算的对象；将当前列中的每个计算单元的其中一侧的存储节点预存的值作为每个乘法运算的其中一个操作数，并通过对应侧的运算字线向各个计算单元输入表征第二操作数的计算脉宽信号；乘积结果的模拟量体现在该运算字线控制导通的位线的放电电压上；同列中不同行的计算单元均执行各自的乘法运算后，则乘累加结果的模拟量即为对应位线上的总放电电压；二、量化阶段向当前列中的所有量化单元的另一侧的存储节点中预存数据“1”，然后选择与参与运算的各个计算单元位于相邻行的各个量化单元作为拟选操作对象，按照第i周期开启ai行为标准，从拟选操作对象中选出对应数量的量化单元，其中，a表示预设的单位梯度；并在各周期内通过另一侧的运算字线向各个量化单元输入参考脉宽信号；此时，在不同周期中，选中的不同数量的量化单元参与并生成按单位梯度递增的参考值，并在当前列中另一侧的位线上通过总放电电压体现出参考值的模拟量；记录灵敏放大器的输出发生翻转的上一周期对应的参考值S，得到量化出的乘累加运算结果。

全文数据：

权利要求：

百度查询： 安徽大学 基于参考电路动态匹配的高可靠性存内计算电路、芯片

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