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申请/专利权人：桑迪士克科技有限责任公司
申请日：2019-12-16
公开（公告）日：2024-06-25
公开（公告）号：CN113661541B
主分类号：G11C16/04
分类号：G11C16/04;G11C16/02
优先权：["20190628 US 16/456,045"]
专利状态码：有效-授权
法律状态：2024.06.25#授权;2021.12.03#实质审查的生效;2021.11.16#公开
摘要：本发明描述了用于使用具有多晶硅沟道和p型掺杂源极线的NAND串来减少读取干扰的方法。在NAND串中的选定存储器单元晶体管的升压读取操作期间，可将背栅偏置或位线电压施加到连接到NAND串的位线，并且可将大于该位线电压的源极线电压施加到连接到NAND串的源极线；利用这些偏置条件，可在读取操作期间从位线注入电子并且在源极线中将其根除。为了避免通过未选存储器块中的NAND串的泄漏电流，NAND串的源极侧选择栅极晶体管的阈值电压可被设置为负阈值电压，该负阈值电压的绝对电压值大于在读取操作期间施加的源极线电压。
主权项：1.一种非易失性存储系统，所述非易失性存储系统包括：NAND串，所述NAND串包括连接到位线的漏极侧选择栅极晶体管和连接到源极线的源极侧选择栅极晶体管；和一个或多个控制电路，所述一个或多个控制电路与所述位线和所述源极线通信，所述一个或多个控制电路被配置为确定在读取操作期间要施加到所述源极线的源极线电压以及基于所述源极线电压来确定所述源极侧选择栅极晶体管的阈值电压电平，所述一个或多个控制电路被配置为在所述读取操作之前将所述源极侧选择栅极晶体管的阈值电压设置为所述阈值电压电平，以及被配置为将所述位线设置为小于在所述读取操作期间施加到所述源极线的所述源极线电压的位线电压。
全文数据：
权利要求：
百度查询： 桑迪士克科技有限责任公司 具有升压读取方案的阈值电压设置
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