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申请/专利权人：五邑大学
摘要：本发明实施例提供了一种适配MobileNet神经网络的卷积加速器。包括：参数配置：用于配置卷积通道数、卷积核大小、步伐、输入图像大小、卷积模式等；输入图像控制模块、输入权重控制模块、输出图像控制模块：产生外部读写地址、数据等信号，接收外部储存器的数据，并将处理后的结果回写；数据流控制模块：根据参数配置将输入图像及输入权重重组送入MAC计算模块进行卷积；MAC计算模块：接收多输入通道及多输出通道的数据，进行卷积计算；累加模块：对卷积核及多通道计算结果进行累加。相比于单模式卷积的FPGA加速器，节省了大量的硬件资源，并有效避免了结构不灵活的问题。
主权项：1.一种适配MobileNet神经网络的卷积加速器，包括：输入图像控制模块，用于根据第一配置信息生成片外内存读相关控制信号，并缓存片外内存数据，其中，所述第一配置信息包括输入通道数、输出通道数、输入图像大小、卷积核大小、步伐及输入图像是否填充；输入权重控制模块，用于根据第二配置信息生成片外内存读相关控制信号，并缓存片外内存数据，其中，所述第二配置信息包括输入通道数、输出通道数、卷积核大小及是否为深度卷积模式；输出图像控制模块，用于根据第三配置信息生成片外内存写相关控制信号，将片上内存数据写入片外内存，其中，所述第三配置信息包括输出通道数、卷积核大小、步伐、输入图像大小及是否填充；数据流控制模块，用于根据第四配置信息依次从所述输入图像控制模块中读取16个通道数据，以及从所述输入权重控制模块中读取16个卷积核的16个通道数据，并传输至MAC计算单元；MAC计算模块，用于接收所述数据流控制模块的数据，将输入图像的16个通道数据至所有的横向计算单元，依次类推将第N个卷积核的16个通道数据映射第N排横向计算单元；所有的横向计算单元进行卷积计算，并在横向计算单元当中累加输出得到一个通道的输出数据；若为DW卷积，则无需进行累加计算，将MAC阵列斜对角计算结果输出；累加模块，用于缓存所述MAC计算模块的数据，并累加上一次输入通道数据的累加结果及卷积核个数。
全文数据：
权利要求：
百度查询： 五邑大学 一种适配MobileNet神经网络的卷积加速器
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