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申请/专利权人：青芯科技(无锡)有限公司
摘要：本发明公开一种重定时器结构，其两侧均设置有接收模块及发送模块，其中发送模块包括发送缓存，其用于消除发送模块与接收模块之间的时钟误差。将原本在接收侧执行的删除和插入操作调整至发送侧来实现，可简化用于实现该功能的逻辑电路的设计难度，同时由于接收侧弹性缓存会被本地的高频时钟读空，因此相较于传统的重定时器，其接收侧弹性缓存中的数据量更少，因此数据包经过的流水线级数更少，进而可以缩短数据包经过重定时器的总时间，降低数据传输路径的时延。
主权项：1.一种重定时器结构，其特征在于，两侧均设置有接收模块及发送模块，其中所述发送模块包括发送缓存，所述发送缓存被配置为存储待发送的原始数据，并基于流控制方法消除发送模块与接收模块之间的时钟误差，包括：若发送侧的时钟比接收侧恢复的时钟快，则当所述发送缓存的底部输入无效时，关闭提供给所述发送弹性缓存上游逻辑块的一个时钟周期；以及若发送侧的时钟比接收侧恢复的时钟慢，则当任一通道的发送缓存低于第一预设值时，向SKP有序集插入指定数量的SKP，当任一通道的发送缓存高于第二预设值时，从SKP有序集中删除指定数量的SKP。
全文数据：
权利要求：
百度查询： 青芯科技(无锡)有限公司 一种重定时器结构及其时钟偏差补偿方法
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