申请/专利权人：台湾积体电路制造股份有限公司

申请日：2016-08-29

公开（公告）日：2017-07-07

公开（公告）号：CN106935589A

主分类号：H01L27/11563(2017.01)I

分类号：H01L27/11563(2017.01)I;H01L27/11573(2017.01)I

优先权：["2015.12.30 US 14/983,682"]

专利状态码：失效-发明专利申请公布后的视为撤回

法律状态：2019.07.19#发明专利申请公布后的视为撤回;2017.07.07#公开

摘要：本发明提供了一些使用高介电层金属栅极HKMG技术的具有嵌入式金属‑氧化物‑氮化物‑氧化物‑硅MONOS存储单元的集成电路IC。逻辑器件布置在半导体衬底上，并且包括逻辑栅极。存储单元布置在半导体衬底上，并且包括彼此横向邻近的控制晶体管和选择晶体管。控制晶体管和选择晶体管分别包括控制栅极和选择栅极，以及控制晶体管还包括位于控制栅极下方的电荷捕获层。逻辑栅极以及控制栅极和选择栅极的一个或两个是金属，以及布置在相应的高介电层中。本发明也提供了制造高介电层IC的高介电层后制方法。本发明实施例涉及一种集成电路以及用于制造集成电路的方法。

主权项：一种集成电路，包括：逻辑器件，布置在半导体衬底上且包括逻辑栅极；以及存储单元，布置在所述半导体衬底上且包括彼此横向邻近的控制晶体管和选择晶体管，其中，所述控制晶体管和所述选择晶体管分别包括控制栅极和选择栅极，以及其中，所述控制晶体管还包括位于所述控制栅极下方的电荷捕获层；其中，所述逻辑栅极是金属并且布置在相应的高介电层内，以及所述控制栅极和所述选择栅极的一个或两个是金属并且布置在相应的所述高介电层内。

全文数据：具有MONOS存储单元的嵌入式存储器的高介电层后制制造工艺技术领域[0001]本发明实施例涉及一种集成电路以及用于制造集成电路的方法。背景技术[0002]嵌入式存储器是将逻辑器件集成在常见的集成电路（1C管芯或芯片上的电子存储器。嵌入式存储器支持逻辑器件的操作以及经常与超大规模集成VLSIIC管芯或芯片一起使用。这种集成通过消除芯片之间的互连结构有利地提高性能以及通过共用嵌入式存储器和逻辑器件之间的工艺步骤有利地降低制造成本。发明内容[0003]根据本发明的一个实施例，提供了一种集成电路，包括:逻辑器件，布置在半导体衬底上且包括逻辑栅极；以及存储单元，布置在所述半导体衬底上且包括彼此横向邻近的控制晶体管和选择晶体管，其中，所述控制晶体管和所述选择晶体管分别包括控制栅极和选择栅极，以及其中，所述控制晶体管还包括位于所述控制栅极下方的电荷捕获层;其中，所述逻辑栅极是金属并且布置在相应的高介电层内，以及所述控制栅极和所述选择栅极的一个或两个是金属并且布置在相应的所述高介电层内。[0004]根据本发明的另一实施例，还提供了一种用于制造集成电路的方法，所述方法包括:在半导体衬底上方形成电荷捕获层;形成控制栅极、选择栅极和逻辑栅极，所述控制栅极、所述选择栅极和所述逻辑栅极包括第一材料并且在所述半导体衬底上方横向地间隔开，其中，在所述电荷捕获层上方形成所述控制栅极;形成层间介电层，所述层间介电层横向地位于所述控制栅极、所述选择栅极和所述逻辑栅极之间以及具有与所述控制栅极、所述选择栅极和所述逻辑栅极的上表面共面的上表面;去除所述逻辑栅极以及去除所述控制栅极和所述选择栅极的一个或两个以形成相应的栅极开口；形成分别作为所述栅极开口的衬垫的高介电层；以及分别在所述栅极开口中且在所述高介电层上方形成第二材料的新栅极。[0005]根据本发明的又一实施例，还提供了一种集成电路，包括:多个逻辑器件，布置在半导体衬底的逻辑区上方，其中，所述逻辑器件包括相应的介电区和布置在相应的所述介电区上方的相应的逻辑栅极，以及其中，所述介电区的高度在所述介电区之间改变;存储单元，布置在所述半导体衬底的存储区上，所述存储单元横向邻近所述逻辑区，其中，所述存储单元包括彼此横向邻近的控制栅极和选择栅极，以及其中，所述存储单元还包括位于所述控制栅极下面的电荷捕获层;以及层间介电层，横向地布置在在所述控制栅极、所述选择栅极和所述逻辑栅极之间，以及所述层间介电层包括与所述控制栅极、所述选择栅极和所述逻辑栅极的上表面共面的上表面;其中，所述逻辑栅极是金属且布置在相应的高介电层内，以及所述控制栅极和所述选择栅极的一个或两个是金属且布置在相应的所述高介电层内，以及其中，所述控制栅极和所述选择栅极的一个是多晶硅并且没有通过高介电层与所述半导体衬底分隔开。附图说明[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。[0007]图1示出了一些使用高K金属栅极HKMG技术的具有嵌入式金属-氧化物-氮化物-氧化物-桂M0N0S存储单元的集成电路1C的一些实施例的截面图。[0008]图2A示出了图1中1C的一些更详细的实施例的截面图，其中，选择栅极是金属。[0009]图2B示出了图1中1C的一些更详细的实施例的截面图，其中，控制栅极是金属。[0010]图2C示出了图1中1C的一些更详细的实施例的截面图，其中，控制栅极和选择栅极都是金属。[0011]图3至图17、图18A、图18B、图18C和图19至图22示出了用于制造具有嵌入式M0N0S存储单元的1C的高介电层后制方法的实施例的一系列的截面图。[0012]图23示出图3至图7、图18A、图18B、图18C和图19至图22的高介电层后制方法的一些实施例的流程图。具体实施方式[0013]以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和或配置之间的关系。[0014]此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个或另一些）元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其它方式定位旋转90度或在其他方位），并且通过在本文中使用的空间关系描述符可同样地作相应地解释。[0015]—些集成电路（1C包括逻辑器件和嵌入式存储器。逻辑器件包布置在半导体衬底上方并且通过相应的逻辑导电区与半导体衬底垂直隔开的相应的多晶硅逻辑栅极。嵌入式存储器包括两个晶体管（2T硅-氧化物-氮化物-氧化物-硅（S0N0S存储单元阵列。2TS0N0S存储单元包括在半导体衬底上方横向间隔开的多晶硅控制栅极和多晶硅选择栅极。多晶硅控制栅极和选择栅极布置在半导体衬底上方并且通过相应的控制介电区和选择介电区与半导体衬底垂直间隔开。此外，多晶硅控制栅极和选择栅极的相应的源极漏极区在多晶硅控制栅极和选择栅极的相对两侧上横向间隔开，多晶硅控制栅极和选择栅极具有横向布置在多晶硅控制栅极和选择栅极之间的源极漏极区。[0016]上述1C的一个挑战是由于多晶硅栅极的使用，1：正在达到性能和或缩放限制。上述1C的另一个挑战是在多晶硅栅极上实施退火可以不利地影响逻辑器件的性能。在两种情况下，性能可以量化，例如，在用功耗和或切换速度方面的性能。[0017]本发明涉及使用高k金属栅极HKMG工艺的具有嵌入式金属-氧化物-氮化物-氧化物-娃MONOS存储单元的1C。在一些实施例中，1C包括逻辑器件和布置在半导体衬底上的嵌式存储单元。逻辑器件包括逻辑栅极，以及嵌入式存储单元包括控制晶体管和选择晶体管。控制和选择晶体管分别包括彼此横向邻近的控制栅极和选择栅极。控制栅极和选择栅极的一个或两个和逻辑栅极是金属并且分别通过具有大于约3.9的介电常数k的介电层例如，高层）与半导体衬底垂直隔开。此外，控制栅极通过电荷捕获层与半导体衬底垂直间隔开。通过将HKMG工艺合并到嵌入式存储单元和逻辑器件内，:[C实现良好的性能、低功耗和缩放。金属栅极和高介电层为嵌入式存储单元和逻辑器件减小泄漏电流、增大漏极电流、减轻费米能级钉扎mitigatefermi-levelpinning以及降低阈值电压。[00181本发明还涉及1C的制造方法。在一些实施例中，控制栅极、选择栅极和逻辑栅极由多晶硅形成并且在半导体衬底上方横向间隔开。控制栅极和选择栅极的一个或两个和逻辑栅极随后被去除以形成栅极开口，以及在栅极开口中形成高介电层。此外，金属的新栅极形成在栅极开口中。通过形成高介电层和后金属栅极，降低了制造成本和缩短了工艺长度。此夕卜，在实施例中，其中，选择栅极和控制栅极都被替换为金属，可以省略与多晶硅栅极相关的热回流工艺诸如退火）。这最小化了影响逻辑器件性能的热工艺，从而允许1：实现良好的性能。[0019]参考图1，提供了使用HKMG工艺的具有嵌入式MONOS存储单元102的1C的一些实施例的截面图100。如图所示，存储单元102布置在半导体衬底106的存储区104上，并且包括控制晶体管108和选择晶体管110。此外，逻辑器件H2布置在半导体衬底106的逻辑区114上。存储区104和逻辑gll4彼此横向邻近，以及在一些实施例中，通过隔离区域116彼此隔开。[0020]存储单元102和逻辑器件112相应的栅极118、120、122布置在半导体衬底106上方并且通过相应的介电区124、126、128与半导体衬底106垂直间隔开。在一些实施例中，栅极118、120、122的上表面或顶面基本共面。栅极118、120、122包括控制栅极^0118和选择栅极SG120,控制栅极CG118和选择栅极SG120彼此横向邻近布置并且对应于控制晶体管108和选择晶体管110。此外，栅极118、120、122包括对应于逻辑器件112的逻辑栅极LG122。控制和选择栅极118、120的一个或两个和逻辑栅极122是金属。在一些实施例中，控制栅极118是多晶娃并且选择栅极120和逻辑栅极122是金属。在另一些实施例中，控制栅极118和逻辑栅极122是金属并且选择栅极12〇是多晶硅。在又一些其他实施例中，控制栅极118、选择栅极120和逻辑栅极122是金属。[0021]介电区124、126、128包括对应于控制栅极118、选择栅极1加和逻辑栅极122的控制介电区124、选择介电区126和逻辑介电区128。控制介电区124包括电荷捕获层130以及，在一些实施例中，包括上面的介电子区域subregion132。此外，对应于是金属的栅极的逻辑介电区124、控制介电区I26和选择介电区128的多个包括高介电层或是高介电层。例如，在实施例中，其中，控制栅极11S是多晶硅并且选择栅极12〇和逻辑栅极122是金属，控制介电区124可以没有高介电层，以及选择介电区126和逻辑介电区128可以是或包括相应的高介电层。[0022]有利地，通过将HKMG技术合并到存储单元102和逻辑器件112内，1C实现良好的性能、低功耗和小尺寸。金属栅极和高介电层减小泄漏电流、增大漏极电流、减轻费米能级钉扎以及降低阈值电压以用于存储单元102和逻辑器件112。[0023]栅极118、120、122的相应的源极漏极区134、源极漏极区136、源极漏极区138布置在半导体衬底106的上表面中。源极漏极区134、136、138布置在栅极118、120、122相对两侧，并且将栅极118、120、122的相应的沟道区140、142、144限定在栅极118、120、122下方。在一些实施例中，控制栅极118和选择栅极120共用布置在控制栅极118和选择栅极120之间的源极漏极区136。[0024]第一层间介电（ILD层146横向布置在控制栅极118、120和122之间，并且，在一些实施例中，具有与控制栅极118、120和122的上表面或顶面基本共面的上表面或表面。第二ILD层148布置在第一ILD层146上方，并且在一些实施例中，第二ILD层148具有与控制栅极118、选择栅极120和逻辑栅极122的上表面或顶面基本共面的下表面或底面。接触件150、接触件152、接触件154穿过第一ILD层146和第二ILD层148垂直延伸至源极漏极区134、源极漏极区136、源极漏极区138的一个或多个和或控制栅极118、控制栅极120、控制栅极122的一个或多个。[0025]在操作中，电荷捕获层130存储电荷并且在分别代表逻辑“0”和逻辑“1”的不同数量的存储电荷之间可选的切换。在一些实施例中，将高偏压应用于控制栅极118以读取存储电荷的数量，使得位于控制栅极11S下方的控制沟道区140根据存储电荷的数量可选的导电。电荷捕获层13〇根据控制沟道区140是否导电来存储逻辑“0”或逻辑“1”。由于存储的电荷屏蔽了由控制栅极118产生的电场，引发控制沟道区140导电的阈值电压随着存储电荷的数量而变化。因此，在不同数量的存储电荷的阈值电压之间选择偏压。在一些实施例中，控制栅极118和选择栅极120分别利用相对的高压和低压促进热载流子注入以增加电荷捕获层130的电荷。在一些实施例中，为了去除电荷捕获层13〇的电荷，栅电极118利用与存储在电荷捕获层130中电荷相反极性的高压以促进位于电荷捕获层13〇外部的电荷的隧道效应Fowler-Nordheimtunne1ingFNT〇[0026]尽管存储单元l〇2和逻辑器件ll2描述为使用金属以用于控制栅极118和选择栅极120的一个或两个以及逻辑栅极122,应当理解的是，可以采用其他导电材料。相似的，尽管对应于是金属的栅极的逻辑介电区124、控制介电区126和选择介电区128的多个描述为是高k介电材料层或包括高k介电材料层，可以采用补充其他导电材料的其他介电材料。甚至，尽管1C描述为关于嵌入式2TM0N0S存储单元，可以接受其他类型的嵌入式存储单元。[0027]参考图2A，图1中1C的一些更详细的实施例的截面图200A。如图所示，存储单元1〇2布置在半导体衬底106的存储区104上，并且多个逻辑器件112a、逻辑器件112b、逻辑器件112c布置在半导体衬底106的逻辑区114上。例如，存储单元102可以是2TM0N0S存储单元，和或可以包括，例如，控制晶体管108和选择晶体管110。例如，半导体衬底106可以是诸如块状硅衬底的块状半导体衬底或绝缘体上硅S0I衬底。例如，逻辑器件l12a-112c可以包括第一逻辑器件112:、第二逻辑器件11此、第三逻辑器件Ilk或上述的组合。例如，第一逻辑器件112a可以是高压晶体管；例如，第二逻辑器件丨丨此可以是单栅极氧化物晶体管；例如，第三逻辑器件112c可以是双栅极氧化物晶体管。’[0028]存储区104和逻辑区114彼此横向邻近，以及在一些实施例中，通过第一隔离区116彼此隔开。此外，在一些实施例中，逻辑器件112a-112c通过第二隔离区202、204彼此横向隔开。例如，第一隔离区116和或第二隔离区202、204可以是浅沟槽隔离STI区、深沟槽隔离DTI区、注入隔离区或上述的组合。[0029]存储单元1〇2和逻辑器件ll2a-ll2c的相应的栅极118a、120a、122a、122b、122c布置在半导体衬底106上方并且通过相应的介电区124a、介电区126a、介电区128a、介电区l28b和l28c与半导体衬底106垂直间隔开。在一些实施例中，栅极118a、栅极120a、栅极l22a_122c的上表面或顶面基本共面^此外，在一些实施例中，栅极nSaUSOaUSSa-122c的高度改变。栅极llSa、l2〇a、122a-122c包括彼此横向邻近布置的并且均对应于存储单元1〇2的控制栅极ll8a和选择栅极l2〇a。此外，栅极118a、120a、l22a-122c包括对应于逻辑器件ll2a-122c的逻辑栅极122a-l22c。逻辑栅极122a-122c和选择栅极120a是金属，然而控制栅极11此是其他材料，例如，多晶硅或一些其他非金属。金属可以是或者可以包括，例如，钛、钽、妈、铜或招铜。[0030]介电区l24a、l26a、l28a-l28c布置在栅极118a、120a、122a-122c和半导体衬底106之间以将栅极118a、120a、122a-122c与半导体衬底106绝缘和间隔开。在一些实施例中，介电区124a、126a、128a-128c包括基本共面的下表面或底面，和或具有不同高度Hl、H2、H3、H4、Hs。介电区124a、l26a、l28a-128c包括对应于控制栅极118a、选择栅极120a、逻辑栅极122a-122c的控制介电区IMa、选择介电区126a和逻辑介电区128a-128c。[0031]选择介电区126a和逻辑介电区128a-128c包括作为选择栅极120a、逻辑栅极122a-122c的下表面或底面的衬垫的相应的高介电层2〇6、2〇88、2081、2〇8£；。在一些实施例中，高介电层2〇6、208、20813、208：进一步作为选择栅极12^、逻辑栅极122£1-122〇的侧壁表面的衬垫和或与选择栅极120a、逻辑栅极122a-122c直接邻接。例如，高介电层206、208a-208c可以是或可以包括氧化給、氧化給桂、氧化給错、氧化铪钽、娃酸错或氧化错。[0032]控制介电区IMa包括被配置为存储电荷的电荷捕获层130。在一些实施例中，电荷捕获层130是或者包括氧化物-氮化物-氧化物（0N0结构或氧化物-纳米晶体-氧化物0NC0结构。例如，0N0结构可以包括第一氧化物层、布置在第一氧化物层上方并且邻接第一氧化物层的氮化物层以及布置在氮化物层上方并且邻接氮化物层的第二氧化物层。例如，第一和第二氧化物层可以是二氧化硅，并且或例如，氮化物层可以是氮化硅。例如，0NC0结构可以包括第一氧化物层、布置在第一氧化物层上方并且邻接第一氧化物层的纳米晶体以及布置在纳米晶体层上方并且邻接纳米晶体层的第二氧化物层。例如，纳米晶体层可以是硅点层。[0033]在一些实施例中，介电区124a、126a、128a-128c分别包括位于高介电层206、208a-2〇8c下面的和或位于电荷捕获层130下面的介电层210、212、214。例如，第一逻辑介电区l28a可以包括第一介电层21〇。作为另一实例，控制介电区124a、选择介电区126a和第三逻辑介电区128a、128c可以分别包括第二介电层212。作为另一实例，控制介电区124a、选择介电区12如和第三逻辑介电区128a-l2Sc可以分别包括第二介电层214。例如，第一介电层210、第二介电层212和第三介电层214可以是二氧化硅或氮化硅。[0034]栅极ll8a、l2〇a、l22a-lMc相应的源极漏极区134、136、138、1381：布置在半导体衬底1〇6的上表面中。源极漏极区1：34、136、138、13813布置在栅极118、12^、1223-122〇的相对两侧上，并且将栅极118a、120a、122a-122c的相应的沟道区140、142、144a、144b、144c限定在栅极life、l2〇a、l22a-l22c的下方。沟道区14〇、142、144a、1Mb、lMc根据施加在栅极llSa、120a、l22a-122c的偏压可选地导电。在一些实施例中，控制栅极118a和选择栅极l2〇a共用布置在控制栅极118a和选择栅极120a之间的源极漏极区136。例如，源极漏极区134、136、138、13处可以是具有与作为半导体衬底1〇6的周围区相反的掺杂类型（11型或1型）的掺杂区。此外，例如，源极漏极区134、136、138a、138b可以被硅化物层216、218覆盖。在一些实施例中，硅化物层216、218是硅化镍或硅化钛。[0035]在一些实施例中，主要侧壁结构220和或接触蚀刻停止层（CESL222沿着栅极118、120、122-122：的侧壁。此外，在一些实施例中£31222横向延伸以覆盖源极漏极区134、136、138、13815和或覆盖第一隔离区116和或第二隔离区2〇2、2〇4。甚至，在一些实施例中，主要侧壁结构220横向布置在CESL222和栅极11此、12〇3、122-122〇之间，和或横向布置在CESL222和高介电层2〇6、20Sa-208C之间。此外，在一些实施例中，主要侧壁结构220和或CESL222的上表面或顶面与栅极1188、12〇3、122-122：的表面或顶面基本共面。例如，主要侧壁结构220和或CESL222可以是二氧化硅、氮化硅或一些其他电介质。[0036]第一ILD层146横向布置在栅极118a、120a、122a-122c之间，并且，在一些实施例中，第一ILD层146具有与栅极118a、120a、122a-l22c的上表面或顶面基本共面的上表面或顶面。第二ILD层148布置在第一ILD层146上方并且，在一些实施例中，具有与栅极118a、120a、122a-122c的上表面或顶面基本共面的下表面或底面。例如，第一ILD层146或第二ILD层148可以是氧化物、磷硅酸盐玻璃PSG、具有介电常数小于约3.9例如，低k介电材料的介电材料或一些其他介电材料。接触件150、152、154、15仙穿过第一1〇层146和第二111层148垂直延伸至源极漏极区134、136、138a、138b的一个或多个和或栅极118a、120a、122a-l22c的一个或多个。例如，接触件15〇、152、154、15仙可以是钨、铜、铝铜或一些其他导电材料。[0037]参考图2B，图1中1C的一些更详细的实施例的截面图200B。如图所示，逻辑栅极122a、l22b、l22c和控制栅极118b是金属，然而选择栅极120b是例如诸如多晶硅或一些其他非金属的其他材料。控制栅极llSb、选择栅极120b、逻辑栅极l22a-122c布置在半导体衬底106上方并且分别通过控制介电区124b、选择介电区126b和逻辑介电区128a-128c与半导体衬底1〇6隔开。控制介电区124和逻辑介电区l28a-128c包括作为控制栅极118b、逻辑栅极l22a-l22c的下表面或底面的衬塾的相应的高介电层224、2〇8a、208b、208c。在一些实施例中，高介电层224、2〇8、20813、2〇8〇进一步作为控制栅极1181、逻辑栅极122-122：的侧壁表面的衬垫和或与控制栅极118b、逻辑栅极122a到逻辑栅极122c直接邻接。此外，在一些实施例中，高介电层208、2081、208；、224是或包括氧化铪、氧化铪硅、氧化铪铝、氧化铪钽、硅酸锆或氧化锆。[0038]参考图2C，图1中1C的一些更详细的实施例的截面图2〇〇c。如图所示，逻辑栅极122a、122b、lMc、控制栅极118b和选择栅极120a是金属。控制栅极118b、选择栅极120b和逻辑栅极122a-l22c布置在半导体衬底1〇6上方并且分别通过控制介电区12仙、选择介电区126a和逻辑介电区128a-l28c与半导体衬底1〇6隔开。控制介电区124、选择介电区126和逻辑介电区l28a-l28c包括作为控制栅极llSb、选择栅极120a和逻辑栅极^28-1220的下表面或底面的衬垫的相应的高介电层224、206、208a、208b、208c。[OO39]尽管存储单元102和逻辑器件112a-l12c描述为使用金属以用于逻辑栅极i22a-122c以及用于控制栅极118a、118b和选择栅极120a、120b的一个或两个，应当理解的是，可以采用其他导电材料。相似的，尽管对应于是金属的栅极的控制介电区124a、124b、选择介电区126a、126b和逻辑介电区128a_128c的多个被描述为包括高k介电材料层，但是可以采用补充其他导电材料的其他介电材料。甚至，尽管图2A到图2C示出为多个逻辑器件112a-112c，可以接受更多或更少的逻辑器件。[0040]参照图3至图17、图18A、图1部、图1SC和图I9至图22提供了为了制造具有嵌入式M0N0S存储单元的1C的high-k-last方法的实施例的一系列的截面图。[0041]如图3的截面图300所示，第一隔离区116形成在半导体衬底1〇6的上侧上以将半导体衬底1〇6的存储区104与半导体衬底106的逻辑区114横向隔开。此外，一个或多个第二隔离区2〇2、204形成在半导体衬底106的上侧上以将逻辑区114分成逻辑器件区302、304、306。例如，逻辑器件区302、304、306可以对应于不同器件型号，诸如高压晶体管和双栅极氧化物晶体管。在一些实施例中，同时形成第一和第二隔离区116、202、2〇4。此外，在一些实施例中，形成第一和第二隔离区116、202、204的工艺包括蚀刻半导体衬底106内以形成沟槽并随后用介电材料填充沟槽。[0042]如图4的截面图400所示，电荷捕获层130形成并覆盖半导体衬底106和第一和第二隔离区116、202、204。在一些实施例中，电荷捕获层130包括第一氧化物层402、布置在第一氧化物层402上方的氮化物或纳米晶体层404和布置在氮化物或纳米晶体层404上方的第二氧化物层4〇6。例如，第一氧化物层402和第二氧化物层406可以是二氧化硅，并且或例如，氮化物或纳米晶体层404可以是氮化硅或硅纳米晶体。此外，在一些实施例中，氮化物或纳米晶体层404直接布置在第一氧化物层402上和或第二氧化物层406直接布置在氮化物或纳米晶体层404上。例如，形成电荷捕获层130的工艺可以包括顺序地形成第一氧化物层402、氮化物或纳米晶体层404和第二氧化物层406。例如，第一氧化物层402、第二氧化物层406和氮化物或纳米晶体层404可以通过热氧化、化学汽相沉积CVD、物理汽相沉积PVD、原子层沉积ALD或上述的组合来形成。[0043]如图5的截面图5〇〇所示，对电荷捕获层130执行第一蚀刻。第一蚀刻将电荷捕获层130定位至存储区104的与储器区104的选择晶体管区504横向邻近的控制晶体管区502。例如，实施第一蚀刻的工艺可以包括在电荷捕获层130上方沉积和图案化第一光刻胶层506从而掩蔽电荷捕获层130的定位至控制晶体管区502的区域。此外，例如，工艺可以包括在使用第一光刻胶层5〇6作为掩模的同时，将一个或多个蚀刻剂508施加到电荷捕获层130。甚至，例如，工艺可以包括随后去除或剥离第一光刻胶层506。[00441如图6的截面图600所示，形成第一介电层210,第一介电层210覆盖电荷捕获层130和半导体衬底106的暴露的区域。例如，第一介电层210可以是二氧化硅或一些其他氧化物。此外，例如，第一介电层210可以通过热氧化、CVD、PVD或ALD的一个或多个来形成。在一些实施例中，第一介电层210共形地形成例如，具有基本一致的厚度）。[0045]如图7的截面图7〇〇所示，对第一介电层210执行第二蚀刻以将第一介电层210定位至第一逻辑器件区3〇2和第二逻辑器件区3〇4。例如，实施第二蚀刻的工艺可以包括在第一介电层210上方沉积和图案化第二光刻胶层7〇2从而掩蔽第一介电层21〇的定位至第一逻辑器件区302和第二逻辑器件区304的区域。此外，例如，工艺可以包括在使用第二光刻胶层702作为掩模的同时，将一个或多个蚀刻剂7〇4施加到第一光刻胶层21〇。甚至，例如，工艺可以包括随后去除或剥离第二光刻胶层702。LUW〇J卯固8的截囬图所不，肜成弟二介电层8〇2,第二介电层802作为电荷捕获层13〇、第一介电层210和半导体衬底106的暴露区的衬垫。例如，第二介电层8〇2可以是二氧化硅或一些其他氧化物。此外，例如，第二介电层802可以通过热氧化、CVD、PV喊ALD的一个或多个来形成。在一些实施例中，共形地形成第二介电层802。—[0047]如图9的截面图900所不，对第一介电层210和第二介电层8〇2执行第三蚀刻以暴露位于第一逻辑器件区302和第三逻辑器件区3〇6之间的第二逻辑器件区3〇4。例如，实施第三蚀刻的工乙可以包括，在第一介电层802的横向围绕第二逻辑器件区3〇4的区上方沉积和图案化第二光刻胶层9〇2。此外，例如，工艺可以包括在使用第三光刻胶层9〇2作为掩模的同时，将一个或多个蚀刻剂9〇4施加到第一介电层210和第二介电层8〇2。甚至，例如，工艺可以包括随后去除或剥离第三光刻胶层902。[0048]如图1〇的截面图1000所示，形成第三介电层1〇〇2,第三介电层10〇2作为第二介电层8〇2和第二逻辑器件区304的衬垫。例如，第三介电层10〇2可以是二氧化硅。此外，例如，可以通过热氧化、CVD、PVD或ALD的一个或多个工艺来形成第三介电层1〇〇2。在一些实施例中，共形地形成第三介电层1002。[0049]图10的截面图1000还示出了形成作为第三介电层1002的衬垫的第一导电层1004。例q，第一导电层1004可以是多晶硅例如，掺杂的多晶硅或一些其他导电材料。此外，例如，第一导电层1004可以通过热氧化、CVD、PVD或ALD的一个或多个工艺来形成。在一些实施例中，共形地形成第一导电层1004。^°5〇]如图11的截面图1100所示，对电荷捕获层130、第一导电层1〇〇4例如，见图1〇和第一介电层210、第二介电层802、第三介电层1〇〇2例如，见图1〇执行第四蚀刻。第四蚀刻分别在控制晶体管区502、选择晶体管区504上方形成控制栅极n8a和选择栅极120b，以及分别在第一逻辑器件区3〇2、第二逻辑器件区3〇4和第三逻辑器件区3〇6上方形成第一逻辑栅极1102、第一逻辑栅极11〇4和第三逻辑栅极ii〇6。此外，第四蚀刻将电荷捕获层13〇定位于控制栅极llSa下方，以及将第一介电层210定位于第一逻辑栅极n〇2下方。甚至，第四蚀刻将第二介电层8〇2分为独立于第并且位于第三逻辑栅极11〇6、第一逻辑栅极n〇2、选择栅，l2〇b和控制栅极118a下方的多个第二介电层212、11〇8、1110、1112。甚至，第四蚀刻将第^介电层1〇〇2分为独立于第二逻辑栅极1104、第三逻辑栅极11〇6和第一逻辑栅极1102并且位于第二逻辑栅极1104、第三逻辑栅极1106和第一逻辑栅极11〇2下方的多个第三介电层214、1114、1116、1118、1120〇[005^]例如，实施第四蚀刻的工艺可以包括，在第一导电层1004的对应于栅极的区域上方沉积和图案化第四光刻胶层1U2。此外，例如，工艺可以包括在使用第四光刻胶层1122作为掩模的同时，将一个或多个蚀刻剂1124施加到电荷捕获层U0、第一导电层1〇〇4和第一介电层210、第二介电层802、第三介电层1002。甚至，工艺可以包括随后去除或剥离第四光刻胶层1124。[0052]如图12的截面图1200所示，轻掺杂漏极⑶⑴区。。]、1204、1206形成在半导体衬斤露的区域中。在一些实施例中，例如，可以通过离子注入工艺）向半导体衬底106内注入离子1208来形成110区1202、1204、1206。[00503]如图13的截面图13〇〇所示，形成作为第一逻辑栅极1102、第二逻辑栅极1104、第三逻辑栅极1106、控制栅极118a、选择栅极120b和LDD区1202、1204、1206的衬垫的侧壁层1302。例如，侧壁层1302可以是二氧化硅、氮化硅或一些其他电介质。此外，例如，可以通过热氧化、CVD、PVD或ALD的一个或多个工艺来形成侧壁层1302。在一些实施例中，共形地形成侧壁层1302。[0054]如图14的截面图1400所示，回蚀刻侧壁层1302以形成作为第一逻辑栅极1102、第二逻辑栅极1104、第三逻辑栅极1106以及控制栅极118a和选择栅极120b的侧壁的衬垫的主侧壁结构220。在一些实施例中，将主侧壁结构220限定于侧壁例如，没有横向延伸）。例如，实施回蚀刻的工艺可以包括对侧壁层1302应用一种或多种蚀刻剂1402并持续适当的时间，该时间为蚀刻剂1402蚀刻穿侧壁层1302的厚度所需的时间。[0055]如图15的截面图1500所示，形成包括LDD区1202、1204、1206例如，见图14的源极漏极区134、136、138a、138b。在一些实施例中，例如，通过离子注入工艺）向半导体衬底106内注入离子1502来形成源极漏极区134、136、138a、138b。[0056]如图16的截面图1600所示，在一些实施例中，硅化物层216、218形成源极漏极区134、136、138、13815上。例如，形成硅化物层216、218的工艺可以包括镍硅化工艺。此外，例如，形成硅化物层216、218的工艺可以包括形成覆盖环绕源极漏极区134、136、138a、138b的表面的光刻胶保护氧化物RPO层以阻挡硅化物形成在这些表面上。[0057]如图I6的截面图1600所示，形成CESL222，CESL222作为主侧壁结构220的衬垫，作为第一逻辑栅极1102、第二逻辑栅极1104、第三逻辑栅极1106、控制栅极118a和选择栅极120b的上表面或顶面的衬垫以及作为源极漏极区134、136、138a、138b的衬垫。例如，CESL222可以是二氧化硅、氮化硅或一些其他电介质。此外，例如，可以通过热氧化、CVD、PVD或ALD的一个或多个工艺来形成CESL222。在一些实施例中，共形地形成CESL222。[OO58]图16的截面图1600还示出了形成覆盖CESL222的第一ILD层146。例如，第一ILD层146可以是氧化物、PSG、低k电介质或一些其他电介质。此外，例如，可以通过CVD或PVD的一个或多个工艺来形成第一ILD层146。[0059]如图I7的截面图1700所示，对第一ILD层146、主侧壁结构220和CESL222实施第一干坦化以暴路第~'逻棚极1102、第一逻$耳棚极1104和第三逻辑棚极11〇6的上表面或顶面以及控制栅极118a和选择栅极120b的上表面或顶面。例如，可以通过化学机械抛光CMP和或回蚀刻实施第一平坦化。[0060]如图I8的截面图l8〇OA所不，对第一逻辑栅极1102、第二逻辑栅极1104、第三逻辑栅极1106例如，见图I7和选择栅极120b例如，见图17实施第五蚀刻以去除栅极uob、11〇2、1104、11〇6并形成相应的栅极开口18〇2、1804。例如，实施第五蚀刻的工艺可以包括，沉积和图案化覆盖控制栅极118a的第五光刻胶层1806a。此外，例如，工艺可以包括在使用第五光刻胶层l8〇6a作为掩模的同时，将一个或多个蚀刻剂18〇8施加到第一逻辑栅极n〇2、第一逻辑栅极1104、第二逻辑栅极1106和选择栅极12〇b。此外，例如，工艺可以包括随后去除或剥离第五光刻胶层1806a。[0061]如图18的截面图l8〇OB所不，对第一逻辑栅极ii〇2、第二逻辑栅极11〇4和第三逻辑栅极11〇6例如，见图I7以及控制栅极ll8a例如，见图17可选地实施第五蚀刻以去除栅极1183、11〇2、11〇4、11〇6并形成相应的栅极开口18〇2、18〇4。例如，实施第五蚀刻的工艺可以包括，沉积和图案化第五光刻胶层1806b以覆盖选择栅极以他。此外，例如，工艺可以包括在使用第五光刻胶层l8〇6b作为掩検的同时，将一个或多个蚀刻剂18〇8施加到第一逻辑栅极1102、第二逻辑栅极1104、第三逻辑栅极1106和控制栅极ll8a。例如，此外，工艺可以包括随后去除第五光刻胶层1806b。[0062]如图18C的截面图1800C所示，对第一逻辑栅极1102、第二逻辑栅极1104和第三逻辑栅极11〇6例如，见图17以及对控制栅极118a和选择栅极120b例如，见图17可选地实施第五蚀刻以去除栅极118、12013、1102、1104、1106并形成相应的栅极开口1802、1804。此夕卜，例如，实施第五蚀刻的工艺可以包括将一个或多个蚀刻剂1808施加到第一逻辑栅极1102、第二逻辑栅极1104、第三逻辑栅极1106以及控制栅极118a和选择栅极120b。[0063]此后，图19到图22示出了在第五蚀刻之后实施附加工艺。如将看到的，图19到图22描述了关于由于图WA的第五蚀刻产生半导体衬底的额外工艺。然而，应当理解，额外工艺也可以应用于由图18B或图18C的蚀刻工艺产生的半导体衬底。[OOM]如图19的截面图1900所示，形成高介电层1902,高介电层1902作为以前被第一逻辑栅极1102、第二逻辑栅极1104、第三逻辑栅极1106例如，见图17占据以及被控制栅极ll8a和选择栅极l2〇b例如，见图17的一个或两个占据的栅极开口1802、1804的衬垫。例如，高介电层19〇2具有超过约3.9的介电常数并且可以是氧化铪。此外，例如，可以通过CVD、PVD、ALD或上述的组合形成高介电层1902。在一些实施例中，共形地形成高介电层19〇2。[0065]图I9的截面图1900还示出了第二导电层19〇4形成在栅极开口1802、1804例如，见图18内并覆盖高介电层1902。第二导电层1904是与第一导电层1〇〇4例如，见图1〇不同的材料以及例如，可以是铜、钨、铝或一些其他金属。此外，例如，可以通过CVD、PVD、ALD或上述的组合形成第二导电层1904。[0066]如图2〇的截面图2000所示，对第二导电层1904例如，见图19和高介电层1902例如，见图19执行第二平坦化以使其与第一ILD层146的上表面齐平。第二平坦化在栅极开口1802、1804例如，见图1SA到图1SC中形成包括新选择栅极i2〇a和新逻辑栅极122-122£；的新栅极12〇3、1223-122：。此外，第二平坦化将高介电层19〇2分为独立于新栅极120、122、l22b、l22c并且位于新栅极l2〇a、l22a-l22c下方的多个高介电层2〇6、208、20813、208：。甚至，在一些实施例中，第二平坦化使新栅极120a、122a-122c的上表面或顶面和或多个高介电层206、2〇8、2〇813、2〇83的上表面或顶面与第一1〇层146和控制栅极118的上表面或顶面基本共面。例如，可以通过CMP和或回蚀刻实施第二平坦化。[0067]如图21的截面图2100所示，形成覆盖第一ILD层146以及覆盖控制栅极118a和新栅极120a、122a-l22c的第二ILD层148。例如，第二ILD层148可以是氧化物、PSG或低k电介质。此外，例如，可以通过CVD或PVD来形成第二ILD层148。[00681如图22的截面图2200所示，对第二ILD层148执行第三平坦化。例如，可以通过CMP和或回蚀刻实施第三平坦化。[0069]图22的截面图2200也示出了形成穿过第一几]层146和第二ILD层148延伸至源极漏极区134、136、138a、138b的接触件150、152、154a、154b。额外地或可选地，形成延伸至控制栅极118a和新栅极120、122-122；的接触件150、152、154、1541。例如，可以由鹤、铜、错铜或一些其他导电材料形成接触件150、152、154a、l54b。此外，例如，形成接触件150、152、154a、154b的工艺可以包括:对第一ILD层146和第二ILD层148执行第六蚀刻以形成接触开口；用第三导电层填充接触开口；平坦化第三导电层以使第二IU层148和第三导电层的上表面基本共面。[0070]参考图23,提供了用于制造具有嵌入式MONOS存储单元的ic的高介电层后制方法的一些实施例的流程图2300。例如，高介电层后制方法可以由关于图3到图17、图18A、图18B、图18C和图19到图20—系列的截面图示出。[0071]在步骤23〇2,形成将半导体衬底的存储区和逻辑区横向隔开的隔离区。例如，见图3〇[0072]在步骤23〇4中，在存储区和逻辑区上方形成横向隔开的多个介电区。此外，多个介电区形成为具有包括位于存储区上方的电荷捕获层的区域。在一些实施例中，多个介电区形成为具有不同的厚度。例如，见图4到图10。[0073]在步骤23〇6中，在介电区上方由多晶硅形成第一栅极。第一栅极包括位于逻辑区上方的逻辑栅极以及还包括位于存储区上方的横向间隔开的选择栅极和控制栅极。此外，在电荷捕获层上方形成控制栅极，例如，见图10和图11。在一些实施例中，此后，对第一栅极进行诸如退火的热处理工艺。[0074]在步骤2308中，在第一栅极的相对两侧上形成源极漏极区。例如，见图k到图15。[0075]在步骤231〇中，形成覆盖第一栅极和源极漏极区的第一ILD层。例如，见图16到图17。[0076]在步骤2：312中，去除逻辑栅极以及去除控制栅极和选择栅极的一个或两个以形成相应的栅极开口。例如，见图18A到图18C。[0077]在步骤2314中，在栅极开口中分别形成高介电层。高介电层具有超过约39的介电常数k。例如，见图19。[0078]在步骤23ie中，在高介电层上方、分别在栅极开口中由金属形成第二栅极。例如，见图20。[0079]在步骤2318中，形成覆盖第一ILD层和栅极的第二ILD层。例如，见图21和图22。[00S0]在步骤232〇中，形成穿过第一ILD层和第二ILD层延伸至源极漏极区和或延伸至栅极的接触件。例如，见图22。[0081]通过形成高介电层后制层和金属栅极例如，在形成源极漏极区之后），降低了制造成本和缩短了工艺长度。此外，在实施例中，其中，选择和控制栅极都被替换为金属，与多晶硅栅极相关的热回流工艺诸如退火可以省略。这最小化影响制造中的逻辑器件性能的热工艺，从而允许1C实现良好性能。甚至，通过使用hkMG工艺，1：实现良好的性能、低功耗和缩放。[0082]尽管方法描述为使用多晶硅的第一栅极和金属的第二栅极,可以采用不同的栅极材料。此外，尽管方法描述为使用高介电层，可以省略高介电层或用不同材料代替高介电层。此外，虽然通过流程图2300描述的方法在本文中示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的不出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生或与除了本文描述和示出之外的其他步骤或事件同时发生。此外，在本文中并不是所有示出的步骤是对实施本发明的一个或多个方面是必须的，以及本文示出的步骤中的一个或多个可以在一个或多个单独的步骤和或阶段中之进行。[00831因此，从上文可以理解，本发明提供了包括逻辑器件和存储单元的1C。逻辑器件布置在半导体衬底上并且包括逻辑栅极。存储单元布置在在半导体衬底上并且包括彼此横向邻近的控制晶体管和选择晶体管。控制晶体管和选择晶体管分别包括控制栅极和选择栅极。此外，控制晶体管包括控制栅极下方的电荷捕获层。逻辑栅极以及控制栅极和选择栅极的一个或两个是金属并且布置在相应的高介电层中。[0084]在其他实施例中，本发明提供了一种用于制造1C的高介电层后制方法。在半导体衬底上方形成电荷捕获层。控制栅极、选择栅极和逻辑栅极包括第一材料并且在半导体衬底上方横向隔开。在电荷捕获层上方形成控制栅极。在控制栅极、选择栅极和逻辑栅极之间横向形成ILD层，ILD层具有与控制栅极、选择栅极和逻辑栅极的上表面基本共面的上表面。去除逻辑栅极以及去除控制栅极和选择栅极的一个或两个以形成相应的栅极开口。形成作为栅极开口衬垫的高介电层。在高介电层上方，分别在栅极开口中形成第二材料的新栅极。[0085]在其他又一些实施例中，本发明提供了包括多个逻辑器件、存储单元和ILD层的1C。多个逻辑器件布置在半导体衬底的逻辑区上。逻辑器件包括相应的介电区和布置在相应的介电区上方的相应的逻辑栅极。介电区的高度在介电区之间改变。存储单元布置在在半导体衬底的存储区上，并且横向邻近逻辑区。存储单元包括彼此横向邻近的控制栅极和选择栅极。存储单元还包括位于控制栅极下方的电荷捕获层。ILD层横向布置在控制栅极、选择栅极和逻辑栅极之间，并且包括与控制栅极、选择栅极和逻辑栅极的上表面基本共面的上表面。逻辑栅极以及控制栅极和选择栅极的一个或两个是金属并且布置在相应的高介电层中。控制栅极和选择栅极的一个是多晶硅并且没有通过高介电层与半导体衬底隔开。[0086]根据本发明的一个实施例，提供了一种集成电路，包括:逻辑器件，布置在半导体衬底上且包括逻辑栅极；以及存储单元，布置在所述半导体衬底上且包括彼此横向邻近的控制晶体管和选择晶体管，其中，所述控制晶体管和所述选择晶体管分别包括控制栅极和选择栅极，以及其中，所述控制晶体管还包括位于所述控制栅极下方的电荷捕获层;其中，所述逻辑栅极是金属并且布置在相应的高介电层内，以及所述控制栅极和所述选择栅极的一个或两个是金属并且布置在相应的所述高介电层内。[0087]在上述集成电路中，所述高介电层的上表面与所述控制栅极、所述选择栅极和所述逻辑栅极的上表面共面。[0088]在上述集成电路中，所述选择栅极是金属以及所述控制栅极是多晶硅。[0089]在上述集成电路中，所述控制栅极是金属以及所述选择栅极是多晶硅。[0090]在上述集成电路中，所述控制栅极和所述选择栅极都是金属。[0091]在上述集成电路中，所述电荷捕获层限定在所述控制栅极下方。[0092]在上述集成电路中，所述控制栅极是金属并且布置在所述高介电层内，以及其中，所述电荷捕获层限定在所述高介电层下方。[0093]在上述集成电路中，所述控制栅极和所述选择栅极的一个是多晶硅并且没有通过高介电层与所述半导体衬底分隔开。[0094]在上述集成电路中，所述控制栅极、所述选择栅极和所述逻辑栅极的上表面共面。[0095]在上述集成电路中，还包括:层间介电层，横向地布置在所述控制栅极和所述选择栅极之间并且包括与所述控制栅极、所述选择栅极和所述逻辑栅极的所述上表面共面的上表面。[0096]在上述集成电路中，还包括:第一源极漏极区，横向地布置在所述控制栅极和所述选择栅极之间；以及第二源极漏极区和第三源极漏极区，与所述控制栅极和所述选择栅极对应，并且与所述第一源极漏极区布置在对应的所述控制栅极和所述选择栅极的相对两侧上以与所述第一源极漏极区一起限定沟道区。[0097]根据本发明的另一实施例，还提供了一种用于制造集成电路的方法，所述方法包括:在半导体衬底上方形成电荷捕获层;形成控制栅极、选择栅极和逻辑栅极，所述控制栅极、所述选择栅极和所述逻辑栅极包括第一材料并且在所述半导体衬底上方横向地间隔开，其中，在所述电荷捕获层上方形成所述控制栅极;形成层间介电层，所述层间介电层横向地位于所述控制栅极、所述选择栅极和所述逻辑栅极之间以及具有与所述控制栅极、所述选择栅极和所述逻辑栅极的上表面共面的上表面;去除所述逻辑栅极以及去除所述控制栅极和所述选择栅极的一个或两个以形成相应的栅极开口；形成分别作为所述栅极开口的衬垫的高介电层；以及[0098]分别在所述栅极开口中且在所述高介电层上方形成第二材料的新栅极。[0099]在上述方法中，还包括:去除所述逻辑栅极和所述控制栅极，但是不去除所述选择栅极。[0100]在上述方法中，还包括:去除所述逻辑栅极和所述选择栅极，但是不去除所述控制栅极。[0101]在上述方法中，还包括:去除所述控制栅极、所述选择栅极和所述逻辑栅极。[0102]在上述方法中，所述第一材料是多晶硅以及所述第二材料是金属。[0103]在上述方法中，还包括:形成横向地位于所述控制栅极和所述选择栅极之间的第一源极漏极区；以及形成第二源极漏极区和第三源极漏极区，所述第二源极漏极区和所述第三源极漏极区与所述控制栅极和所述选择栅极对应，且与所述第一源极漏极区布置在相应的所述控制栅极和所述选择栅极的相对两侧上以与所述第一源极漏极区一起限定沟道区。[0104]在上述方法中，所述去除包括:对所述逻辑栅极以及对所述控制栅极和所述选择栅极的所述一个或两个实施蚀刻以形成相应的栅极开口。[0105]在上述方法中，形成所述新栅极包括:在所述高介电层上方形成填充所述栅极开口的所述第二材料的导电层；以及对所述导电层执行平坦化，以形成所述新栅极。[0106]根据本发明的又一实施例，还提供了一种集成电路，包括：多个逻辑器件，布置在半导体衬底的逻辑区上方，其中，所述逻辑器件包括相应的介电区和布置在相应的所述介电区上方的相应的逻辑栅极，以及其中，所述介电区的高度在所述介电区之间改变;存储单元，布置在所述半导体衬底的存储区上，所述存储单元横向邻近所述逻辑区，其中，所述存储单元包括彼此横向邻近的控制栅极和选择栅极，以及其中，所述存储单元还包括位于所述控制栅极下面的电荷捕获层；以及层间介电层，横向地布置在在所述控制栅极、所述选择栅极和所述逻辑栅极之间，以及所述层间介电层包括与所述控制栅极、所述选择栅极和所述逻辑栅极的上表面共面的上表面;其中，所述逻辑栅极是金属且布置在相应的高介电层内，以及所述控制栅极和所述选择栅极的一个或两个是金属且布置在相应的所述高介电层内，以及其中，所述控制栅极和所述选择栅极的一个是多晶硅并且没有通过高介电层与所述半导体衬底分隔开。上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

权利要求：1.一种集成电路，包括：逻辑器件，布置在半导体衬底上且包括逻辑栅极;以及存储单元，布置在所述半导体衬底上且包括彼此横向邻近的控制晶体管和选管，其中，所述控制晶体管和所述选择晶体管分别包括控制栅极和选择栅极，以^Tg述控制晶体管还包括位于所述控制栅极下方的电荷捕获层；~’其中，所述逻辑栅极是金属并且布置在相应的高介电层内，以及所述控制栅极和所述选择栅极的一个或两个是金属并且布置在相应的所述高介电层内。

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