申请/专利权人：小华半导体有限公司

申请日：2022-09-27

公开（公告）日：2024-04-05

公开（公告）号：CN117833875A

主分类号：H03K5/156

分类号：H03K5/156;H03K7/08

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.23#实质审查的生效;2024.04.05#公开

摘要：本发明公开了一种迟延校准电路，采用传统的电压调控与迟延链选择电路相结合的方式实现高分辨率迟延链路的校准，可以在不同的温度和工艺环境下，对高分辨率脉冲宽度调制信号进行校准，为具有高精度算法的PWM发生器提供具有132计数时钟的迟延链路，配合具有高精度算法的PWM发生器内部集成有高分辨率周期和边沿调整算法，可实现高精度占空比、周期或者死区值的高分辨率PWM输出。

主权项：1.一种迟延校准电路，其特征在于，其包括具有高精度算法的PWM发生器、校准通道LDO、PWM高分辨率通道LDO、校准时钟迟延单元、PWM高分辨率迟延单元、校准控制单元及PWM迟延值转换单元；所述具有高精度算法的PWM发生器，内部集成有高分辨率周期和边沿调整算法，用于输出脉冲宽度调制信号PWMIN，并在所述脉冲宽度调制信号PWMIN边沿送出的同时送出该边沿的边沿迟延选择值SEL；所述校准通道LDO，用于根据档位控制电压VOL_TRIM,确定迟延选择电压VO_TRIM值并输出到校准时钟迟延单元；所述校准时钟迟延单元，包含译码电路及N个标准迟延单元，N为32的正整数倍；校准时钟迟延单元的译码电路,用于对校准控制单元发送来的迟延选择值SEL_TRIM进行译码,输出N个迟延选择信号，每个迟延选择值SEL_TRIM仅输出一个有效的迟延选择信号；校准时钟迟延单元的N个标准迟延单元，其数据选择控制端S同N个迟延选择信号一一对应连接，其B输入端同接计数时钟CLK，其第N个标准迟延单元的A输入端及B输入端短接，其第1个标准迟延单元的输出端用于输出校准时钟CLK_DLY到所述校准控制单元，其第i个标准迟延单元的输出端接第i-1个标准迟延单元的A输入端，i为整数，2≤i≤N，其工作电压输入端均接所述迟延选择电压VO_TRIM；所述校准控制单元，用于输出迟延选择值SEL_TRIM到所述译码电路,输出档位控制电压VOL_TRIM到所述校准通道LDO，迟延选择值SEL_TRIM为32的整数倍；所述校准控制单元，改变输出的迟延选择值SEL_TRIM及档位控制电压VOL_TRIM过程中，如果接收到的校准时钟CLK_DLY同计数时钟CLK的相位差3600则校准完成，并输出档位锁定电压VOL_TRIM_LOCK到所述PWM高分辨率通道LDO，输出校准锁定迟延选择值SEL_TRIM_LOCK到所述PWM迟延值转换单元，校准锁定迟延选择值SEL_TRIM_LOCK与校准完成时的迟延选择值SEL_TRIM相同，档位锁定电压VOL_TRIM_LOCK与校准完成时的档位控制电压VOL_TRIM相同；所述PWM高分辨率通道LDO同所述校准通道LDO电路特性相同；所述PWM高分辨率通道LDO，用于根据档位锁定电压VOL_TRIM_LOCK,确定校准工作电压VO值并输出到PWM高分辨率迟延单元；所述PWM迟延值转换单元，用于根据所述边沿迟延选择值SEL及校准锁定迟延选择值SEL_TRIM_LOCK确定校准精选值SEL_TR并输出到所述PWM高分辨率迟延单元；校准精选值SEL_TR＝边沿迟延选择值SEL*校准锁定迟延选择值SEL_TRIM_LOCK32；所述PWM高分辨率迟延单元，包含译码电路及M个标准迟延单元，M为32的正整数倍；PWM高分辨率迟延单元的译码电路,用于对校准精选值SEL_TR进行译码,输出M个校准选择信号，每个校准精选值SEL_TR仅输出一个有效的校准选择信号；PWM高分辨率迟延单元的M个标准迟延单元，其数据选择控制端S同M个校准选择信号一一对应连接，其B输入端同接所述脉冲宽度调制信号PWMIN，其第M个标准迟延单元的A输入端及B输入端短接，其第1个标准迟延单元的输出端用于输出高精度PWM校准信号HRPWMOUT,其第j个标准迟延单元的输出端接第j-1个标准迟延单元的A输入端，j整数，为2≤j≤M,其工作电压输入端均接所述校准工作电压VO。

全文数据：

权利要求：

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