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基于反铁电栅介质与氧化物半导体沟道的FeFET及其制备方法 

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申请/专利权人:北京大学

摘要:本发明提出了一种基于反铁电栅介质与氧化物半导体沟道的FeFET及其制备方法,属于微纳电子学领域。该FeFET器件包括一绝缘衬底,绝缘衬底上是图形化的背栅电极层,背栅电极层上是反铁电栅介质材料层,反铁电栅介质层上是氧化物半导体材料层作为沟道,沟道上方的左右两侧分别是源和漏接触电极,背栅电极层和氧化物半导体材料层的功函数差为1eV~2eV之间,为反铁电栅介质材料层提供一内建电场,反铁电栅介质材料形成两种不同的存储状态。本发明利用反铁电栅介质替换传统铁电栅介质,且采用氧化物半导体沟道替换传统硅基沟道,从而提高存储器件的耐久特性。

主权项:1.一种FeFET器件,其特征在于,包括一绝缘衬底,绝缘衬底上是图形化的背栅电极层,背栅电极层上是反铁电栅介质材料层,反铁电栅介质材料层上是氧化物半导体材料层,反铁电栅介质材料和氧化物半导体沟道均为氧化物,两者之间形成无界面层的界面,氧化物半导体材料层作为沟道,氧化物半导体沟道上方的左右两侧分别是源和漏接触电极,背栅电极层和氧化物半导体材料层的功函数差为1eV~2eV之间,为反铁电栅介质材料层提供一内建电场,反铁电栅介质材料形成两种不同的存储状态,其中,所述绝缘衬底选自二氧化硅、氮化硼覆盖的硅片或云母,绝缘衬底的厚度大于50nm,所述反铁电栅介质材料层选用ZrO2、Zr:HfO2、Al:HfO2或Si:HfO2,反铁电栅介质材料层的厚度范围为5nm~15nm,所述背栅电极层选自Pt、Se、Mg、Sc、TiN或W,背栅电极层的厚度范围为10nm~20nm,所述氧化物半导体材料层选自IGZO、IWO、ITO或ZnO2,氧化物半导体材料层厚度为5nm~20nm,所述源、漏接触电极选用Al、Ti、Sc、Cr、Pt、Pd或Au,源、漏接触电极的厚度为50nm左右。

全文数据:

权利要求:

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