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申请/专利权人：北京清微智能科技有限公司
申请日：2023-11-29
公开（公告）日：2024-05-14
公开（公告）号：CN118036548A
主分类号：G06F30/398
分类号：G06F30/398
优先权：
专利状态码：在审-公开
法律状态：2024.05.14#公开
摘要：本发明属于计算架构和芯片设计领域，具体公开了一种SoC系统中AXI总线连接的子系统建模方法。该方法提出使用SystemVerilog对SoC系统中AXI总线连接的子系统进行建模，与传统方法相比，本发明提供的方法不仅实现简单，还兼具灵活性和通用性；并且，与使用RTL代码相比，本发明提供的方法由于数据存储、计算等仿真过程所耗费的时间可以忽略不计，因此极大地提高了仿真效率；此外，相比于采用硬件加速的仿真方法，在相同的仿真加速前提下，本发明提供的方法更具有经济性。
主权项：1.一种SoC系统中AXI总线连接的子系统建模方法，包括步骤：步骤S1，使用SystemVerilog语言编写AXI总线接口时序采样的模型1；步骤S2，确定混合场景用例涉及的IP，配置该混合场景用例的参数，并执行所涉及IP的SoC级别用例；步骤S3，使用SystemVerilog语言对SoC系统中AXI总线连接的各个子系统进行建模得到模型2；步骤S4，修改验证环境中AXI总线接口对应子系统的代码，增加调用模型2的代码，并使用宏定义来区分仿真验证时是使用RTL代码还是使用模型2；步骤S5，按照上述步骤，可以实现全芯片的所有AXI总线接口子系统的替换。
全文数据：
权利要求：
百度查询： 北京清微智能科技有限公司 一种SoC系统中AXI总线接口子系统的建模方法
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