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申请/专利权人：南开大学
申请日：2024-01-26
公开（公告）日：2024-05-14
公开（公告）号：CN118041272A
主分类号：H03H7/01
分类号：H03H7/01
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.05.31#实质审查的生效;2024.05.14#公开
摘要：本发明提供一种紧凑型真时延电路架构，属于真时延电路技术领域，包括高阻变低阻模块、低阻抗真时延电路模块和低阻变高阻模块，高阻变低阻模块的输入端与外部输入端口相连，该高阻变低阻模块输出端级联低阻抗真时延电路模块的输入端，高阻变低阻模块用于将标准端口阻抗转换为低特性阻抗，为低阻抗真时延电路模块提供低阻抗工作环境，低阻抗真时延电路模块用于实现真时延，该低阻抗真时延电路模块的端口特性阻抗低于标准端口阻抗，低阻抗真时延电路模块输出端与低阻变高阻模块相连，低阻变高阻模块用于将低特性阻抗转换为标准端口阻抗进行输出或接入其他电路系统。本发明结构简单，具有宽带工作特性与低插入损耗，减小了整体电路的占用空间。
主权项：1.一种紧凑型真时延电路架构，其特征在于：包括高阻变低阻模块、低阻抗真时延电路模块和低阻变高阻模块，所述高阻变低阻模块的输入端与外部输入端口相连，该高阻变低阻模块输出端级联低阻抗真时延电路模块的输入端，所述高阻变低阻模块用于将标准端口阻抗转换为低特性阻抗，为低阻抗真时延电路模块提供低阻抗工作环境，所述低阻抗真时延电路模块用于实现真时延，该低阻抗真时延电路模块的端口特性阻抗低于标准端口阻抗，所述低阻抗真时延电路模块输出端与低阻变高阻模块相连，所述低阻变高阻模块用于将低特性阻抗转换为标准端口阻抗进行输出或接入其他电路系统。
全文数据：
权利要求：
百度查询： 南开大学 一种紧凑型真时延电路架构
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