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申请/专利权人：同济大学
申请日：2024-04-18
公开（公告）日：2024-06-07
公开（公告）号：CN118153648A
主分类号：G06N3/063
分类号：G06N3/063;G06N3/0464;G06N3/08
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.06.25#实质审查的生效;2024.06.07#公开
摘要：本发明提出了一种基于Zynq的卷积神经网络硬件加速器及加速方法，该加速器包括：PL端和PS端；PL端包括：缓存单元，对数据进行暂存处理；激活层，用于存储本次激活计算所需的查找表、传输特征图数据；卷积层和量化模块，卷积层将卷积结果输出至量化模块；卷积层计算完成后不进行激活，将量化后的卷积结果数据发送回PS端的内存；主控模块，用于接受PS端的控制信息，与缓存单元、卷积层、激活层信号连接。本发明具有较高的并行计算能力，较低的推理延迟，较高的能效比。
主权项：1.一种基于Zynq的卷积神经网络硬件加速器，其特征在于，包括：PL端和PS端；所述PL端包括：缓存单元，对数据进行暂存处理，其包括：特征图数据缓存模块F、权重数据缓存模块W及偏置数据缓存模块B；权重数据缓存模块W，用于缓存从PL端读取的权重数据，其输出端连接卷积层的输入端；偏置数据缓存模块B，用于缓存从PL端读取的偏置数据，其输出端连接卷积层的输入端；特征图数据缓存模块F，其输出端连接卷积层的输入端；激活层，用于存储本次激活计算所需的查找表、传输特征图数据；卷积层和量化模块，所述卷积层将卷积结果输出至量化模块；卷积层计算完成后不进行激活，将量化后的卷积结果数据发送回PS端的内存；及主控模块，用于接收PS端的控制信息，与特征图数据缓存模块F、权重数据缓存模块W、偏置数据缓存模块B、卷积层、激活层信号连接。
全文数据：
权利要求：
百度查询： 同济大学 基于Zynq的卷积神经网络硬件加速器及加速方法
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