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申请/专利权人：江苏集萃集成电路应用技术管理有限公司;长三角集成电路工业应用技术创新中心;江苏集萃集成电路应用技术创新中心有限公司
申请日：2024-03-20
公开（公告）日：2024-06-07
公开（公告）号：CN118152710A
主分类号：G06F17/14
分类号：G06F17/14
优先权：
专利状态码：在审-公开
法律状态：2024.06.07#公开
摘要：本发明公开一种DSP核FFT协处理器蝶形单元的多路并行输入输出的流水线结构的实现，通过将基‑2n时抽FFT变换合成过程任意一级中各次蝶形运算单元的2n路并行输出结果按照下一级各次蝶形运算单元所需的2n路输入操作数从输出缓存中读出的地址顺序并行存入输入缓存。本发明在FFT变换合成过程中，各级共享一个输入缓存和一个输出缓存，且在相邻各级进行角色切换的方式，实现流水线方式的FFT变换合成，多级流水线结构的蝶形单元的2n路输入操作数和2n路运算结果同时读出和缓存，相比仅采用一个缓存同时作为输入输出的设计性能得到了明显提高；对共享的缓存按容量2n等分的方式进行拆分，确保基本保持占用ASIC面积不变的情况下将FFT变换合成的性能提高近2n‑1倍。
主权项：1.一种DSP核FFT协处理器蝶形单元的多路并行输入输出的流水线结构，其特征在于，包括：采集模块，用于采集N点基-2n时抽FFT变换合成的采样点，N表示采样点个数，n≤4；预处理模块，将采样点进行码位倒置处理，并排列顺序；所述N点基-2n时抽FFT变换合成包含S级，每级包含N2n＝2nS-1个蝶形运算单元，将第偶数级的N4次蝶形单元运算所需2n路操作数存储在第一缓存单元中，运算结果存储在第二缓存单元中；将第奇数级的N2n次蝶形单元运算所需2n路操作数存储在第二缓存单元中，运算结果存储在的第一缓存单元中，所述第一缓存单元和第二缓存单元的容量大小为N×64bit；缓存采样点模块，用于将经过码位倒置的N个采样点构成的序列中的元素按排列顺序依次写入第一缓存单元；操作数获取模块模块，用于读取各级蝶形运算单元所需的2n路输入操作数；结果缓存地址变换模块，用于写入各级蝶形单元2n路运算结果；最终结果读取模块，用于读取N点基-2n时抽FFT变换合成最终结果。
全文数据：
权利要求：
百度查询： 江苏集萃集成电路应用技术管理有限公司;长三角集成电路工业应用技术创新中心;江苏集萃集成电路应用技术创新中心有限公司 一种DSP核FFT协处理器蝶形单元的多路并行输入输出的流水线结构的实现
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