申请/专利权人：电子科技大学

申请日：2024-03-14

公开（公告）日：2024-06-11

公开（公告）号：CN118174532A

主分类号：H02M1/38

分类号：H02M1/38;H02M1/00

优先权：

专利状态码：在审-公开

法律状态：2024.06.11#公开

摘要：本发明属于半导体器件及集成电路技术领域，提出了一种全GaN集成的自适应死区控制电路。本发明基于主流P‑GaN栅增强型GaN集成工艺平台，所提出的自适应死区时间控制电路包含死区时间产生电路模块和负压检测电路模块。本发明提出利用GaN基器件构建基本数字逻辑门电路并结合电容延迟实现具有固定死区时间的高低侧驱动控制信号，另外通过负压检测电路调节电容的充放电电流大小，从而改变死区时间，最终实现跟随输出节点变化的自适应死区时间控制。相较于传统固定死区时间控制的驱动控制电路，该发明可降低死区时间内由于GaNHEMT器件反向导通引起的导通损耗，为今后GaN功率转换电路中死区时间调控提供一种技术方案。

主权项：1.一种全GaN集成的自适应死区时间控制电路，其特征在于，包含死区时间产生电路模块和负压检测电路模块；所述死区时间产生电路模块利用具有电容延迟特征的反馈回路产生具有固定死区时间的高低侧驱动信号，负压检测模块用于检测输出节点电压大小并产生反馈信号作用于死区时间产生模块，最终实现自适应死区时间控制；所述死区时间产生电路模块包括第一非门N1、第一或非门N2、第二或非门N3、第一电容C1和第二电容C2；第一非门N1输入端与第一或非门N2的一个输入端相连并作为死区时间产生电路模块的输入端；第一非门N1的输出端连接第二或非门N3的一个输入端；第一或非门N2的另一个输入端连接第二或非门N3的输出端，第一或非门N2的输出端连接第一电容C1的上极板和第二或非门N3的另一个输入端；第二或非门N3的输出端连接第二电容C2的上极板；第一电容C1的下极板和第二电容C2的下极板接地；第一或非门N2与第一电容C1的连接点为死区时间产生电路模块的第一输出端输出高侧驱动信号，第二或非门N3与第二电容C2的连接点为死区时间产生电路模块的第二输出端输出低侧驱动信号；所述负压检测模块包括第一晶体管E1、第二晶体管E2、第三晶体管E3、第四晶体管E4、第五晶体管E5、第六晶体管E6、第七晶体管E7、第八晶体管E8、第九晶体管E9、第十晶体管E10、第十一晶体管E11、第十二晶体管E12、第十三晶体管E13、第十四晶体管E14、第十五晶体管E15、第十六晶体管E16、第十七晶体管E17、第十八晶体管E18、第十九晶体管E19、第二十晶体管E20、第二十一晶体管E21、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第三电容C3、第三电容C4；第一电阻R1的一端、第二电阻R2的一端、第三电阻R3的一端、第四电阻R4的一端、第五电阻R5的一端、第八晶体管E8的栅端和漏端、第九晶体管E9的漏端、第十四晶体管E14的漏端、第十五晶体管E15的栅端和漏端、第十六晶体管E16的漏端、第二十一晶体管E21的漏端和电源VDD相连；第二晶体管E2的源端、第三晶体管E3的源端、第四晶体管E4的源端、第五晶体管E5的源端、第六晶体管E6的源端、第七晶体管E7的源端、第十二晶体管E12的源端、第十三晶体管E13的源端、第十九晶体管E19的源端、第二十晶体管E20的源端和地相连；第一晶体管E1的栅端与参考电压相连，第一晶体管E1的源端连接节点电压，第一晶体管E1的漏端与第一电阻R1的另一端、第二晶体管E2的栅端相连；第二晶体管E2的漏端与第二电阻R2的另一端、第三晶体管E3的栅端、第七晶体管E7的栅端相连；第三晶体管E3的漏端与第三电阻R3的另一端、第四晶体管E4的栅端相连；第四晶体管E4的漏端与第四电阻R4的另一端、第五晶体管E5的漏端、第六晶体管E6的栅端相连；第七晶体管E7的漏端与第五电阻R5的另一端、第五晶体管E5的栅端、第六晶体管E6的漏端、第十晶体管E10的栅端、第十一晶体管E11的栅端、第十七晶体管E17的栅端、第十八晶体管E18的栅端相连；第八晶体管E8的源端与第六电阻R6的一端、第三电容C3的一端、第十四晶体管E14的栅端相连；第九晶体管E9的源端与第三电容C3的另一端、第十一晶体管E11的漏端相连，第九晶体管E9的栅端与第六电阻R6的另一端、第十晶体管E10的漏端相连；第十晶体管E10的源端与第十二晶体管E12的漏端相连；第十一晶体管E11的源端与第十三晶体管E13的漏端相连；第十二晶体管E12的栅端与第十三晶体管E13的栅端相连并连接第一信号；第十五晶体管E15的源端与第七电阻R7的一端、第四电容C4的一端、第二十一晶体管E21的栅端相连；第十六晶体管E16的源端与第四电容C4的另一端、第十八晶体管E18的漏端相连，第十六晶体管E16的栅端与第七电阻R7的另一端、第十七晶体管E17的漏端相连；第十七晶体管E17的源端与第十九晶体管E19的漏端相连；第十八晶体管E18的源端与第二十晶体管E20的漏端相连；第十九晶体管E19的栅端与第二十晶体管E20的栅端相连并连接第二信号；第十四晶体管E14源端作为负压检测模块的第一输出端连接第二或非门N3的另一个输入端，第二十一晶体管E21的源端为负压检测模块的第二输出端连接第一或非门N2的另一个输入端；所述第一信号与第一非门N1的输入信号相同，第二信号与第一非门N1的输出信号相同。

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百度查询： 电子科技大学 一种全GaN集成的自适应死区时间控制电路

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