申请/专利权人：成都中科微信息技术研究院有限公司

申请日：2022-04-07

公开（公告）日：2024-06-11

公开（公告）号：CN114866186B

主分类号：H04L1/00

分类号：H04L1/00;H04L1/1812;H03M13/09;H03M13/11

优先权：

专利状态码：有效-授权

法律状态：2024.06.11#授权;2022.08.23#实质审查的生效;2022.08.05#公开

摘要：本发明提供一种基于5G的LDPC译码延时优化方法，包括：S1，ARM预先通过MAC调度信息完成每个时隙slot的PUSCH链路处理模块所需参数的计算，并下发给上行基带处理单元；S2，上行基带处理单元接收IQ频域数据，并对IQ频域数据进行处理，输出若干个CB码块；S3，确定是否对CB码块进行LDPC译码延时优化；S4，对CB码块的码字校验位进行裁剪打孔；S5，对CB码块起始的2Zc个LLR软值填充“0x00”；S6，对CB码块进行并行LDPC译码；S7，读出并行LDPC译码后的CB码块并合路；S8，对合路后的CB码块进行CRC校验，并在CRC校验通过后合成一个TB传输块，然后将TB传输块送往5GNR协议MAC层。本发明能够提高LDPC译码性能、降低LDPC译码时延、提高系统峰值数据速率。

主权项：1.一种基于5G的LDPC译码延时优化方法，其特征在于，包括如下步骤：S1，ARM预先通过MAC调度信息完成每个时隙slot的PUSCH链路处理模块所需参数的计算，并将得到的PUSCH链路处理模块所需参数下发给上行基带处理单元；S2，上行基带处理单元接收IQ频域数据，并利用PUSCH链路处理模块所需参数对IQ频域数据进行PUSCH链路的符号级和比特级信号处理，然后输出若干个码字长度相等的CB码块；S3，确定是否对CB码块进行LDPC译码延时优化，如果是则进入步骤S4；否则进入步骤S5；S4，对CB码块的码字校验位进行裁剪打孔；步骤S4包括如下子步骤：S41，计算每个CB码块在进行LDPC译码前的码字总长度Ncb：Ncb＝N+2Zc1其中，N为CB码块移相前的码字长度；S42，计算CB码块的码字校验位长度lengthparitybits：lengthparitybits＝N+2Zc-K2其中，Zc为移位因子，K为CB码块的码字信息位长度；S43，计算奇偶校验矩阵校验位的列数mb： S44，由公式1～3，得到mb与N的关系式：N＝K+Zcmb-24S45，计算实际的编码码率R： S46，由公式3和5得到mb与R、K和Zc的关系： 其中，计算mb时需要取整，并保证不小于4；S47，在调制编码方案MCS下，针对冗余版本RV＝0，对解速率匹配处理输出的CB码块的校验位进行裁剪打孔，去掉尾部用“0x00”填充的LLR软值后，由公式6计算出mb，再将计算出的mb代入公式4，此时得到的码字长度N则为CB码块移相前并完成裁剪打孔后的码字长度N′S5，对CB码块起始的2Zc个LLR软值填充“0x00”；S6，对步骤S5处理后的CB码块进行并行LDPC译码；S7，读出并行LDPC译码后的CB码块，并进行信息比特合路；S8，对合路后的CB码块进行CRC校验，并在CRC校验通过后合成一个TB传输块，然后将TB传输块送往5GNR协议MAC层。

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权利要求：

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