申请/专利权人：北京中电华大电子设计有限责任公司

申请日：2024-03-07

公开（公告）日：2024-06-14

公开（公告）号：CN118194791A

主分类号：G06F30/34

分类号：G06F30/34;G06F30/33

优先权：

专利状态码：在审-公开

法律状态：2024.06.14#公开

摘要：本发明介绍一种时钟自动平衡的电路,涉及芯片设计和验证领域。时钟自动平衡电路由时钟校准模块、时钟延时模块、组合逻辑模块、时钟单元、时钟切换单元组成。在芯片系统复位期间自动完成两路或多路时钟的延时校准，使这些时钟满足同一时钟域的设计要求。本发明提出了一种利用时钟相位差生成计数时钟并进行计数，并对计数值进行数据处理，得到时钟平衡时的配置值，在芯片系统复位释放前完成电路配置，实现时钟延时的自动调整功能。本发明的电路可移植性好、有效避免芯片工作的时序风险，提升了芯片系统的可靠性。

主权项：1.一种时钟自动平衡的电路，其特征在于所述电路由时钟校准模块、时钟延时模块、组合逻辑模块、时钟单元一BUFG1、时钟单元二BUFG2、时钟单元三BUFG3、时钟切换单元MUX组成，实现对芯片的关键路径时钟clk_src生成的两路时钟进行平衡，上述两路时钟为延时时钟clk1_adj和派生时钟clk2，在芯片上电复位后、系统复位前自动完成时钟延时校准的功能；各组件功能说明如下：时钟校准模块，控制并实现时钟的自动校准，在芯片POR上电信号chip_por变为高电平后，芯片系统复位释放前，时钟校准模块对电路输出的延时时钟clk1_adj和派生时钟clk2自动校准，时钟校准完成后输出的复位信号chip_rst由低变为高电平，之后芯片逻辑完成系统复位，时钟校准模块在时钟校准过程中产生校准时钟clk_chk、校准时钟使能信号clk_en、延时控制信号clk_cfg三个信号；时钟延时模块，实现对输入时钟的延时，通过对延时控制信号clk_cfg的配置实现对输入时钟不同延时的调整；组合逻辑模块，由时钟单元一BUFG1到时钟单元二BUFG2之间的逻辑电路构成，用于产生派生时钟clk2；时钟单元一BUFG1、时钟单元二BUFG2、时钟单元三BUFG3，这三个时钟单元都是相同的时钟单元BUFG，时钟单元BUFG后面连接时钟硬件电路，以减少时钟信号的传输延时；时钟切换单元MUX，在校准时钟使能信号clk_en控制下，从输入的时钟中选择一路时钟进行输出；在时钟延时校准过程中选择校准时钟clk_chk，在完成校准后切换到芯片关键路径时钟clk_src；各组件连接关系如下：时钟校准模块与时钟切换单元MUX、时钟延时模块、时钟单元二BUFG2、时钟单元三BUFG3相连，时钟校准模块与芯片逻辑的接口信号为POR上电信号chip_por和复位信号chip_rst；时钟切换单元MUX与时钟校准模块和时钟单元一BUFG1相连，时钟切换单元MUX与芯片逻辑的接口信号为关键路径时钟clk_src；组合逻辑模块与时钟单元一BUFG1、时钟单元二BUFG2相连；时钟延时模块与时钟单元一BUFG1、时钟单元三BUFG3、时钟校准模块相连。

全文数据：

权利要求：

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